KR20030006962A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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KR20030006962A
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미쓰비시덴키 가부시키가이샤
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Abstract

워드선(8)과 워드선(8) 사이에 있는 영역을 따른 단면에, 반도체 기판(1)의 표면에 트렌치 분리 산화막(2)이 형성되고, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 소자 형성 영역에 소스선(3a, 18a)과 비트선(3b, 18b)이 형성되어 있다. 그 소스선(3a, 18a), 비트선(3b, 18b) 및 트렌치 분리 산화막(2) 위에 후막 절연막(6)이 형성되어 있다. 소스선(3a)과 비트선(3b) 사이에 위치하는 반도체 기판(1)의 영역에 오목부(12)가 형성되어 있다. 이에 따라, 부유 게이트 전극(5)과 반도체 기판(1) 간의 캐패시턴스의 저감을 도모할 수 있는 불휘발성 반도체 기억 장치가 얻어진다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 기생 캐패시턴스의 저감이 도모되는 불휘발성 반도체 기억 장치와 그 제조 방법에 관한 것이다.
종래의 불휘발성 반도체 기억 장치의 일례로서, 플래시 메모리에 대하여 설명한다. 도 37에 도시한 바와 같이, 트렌치 분리 영역(102)에 의해 형성된 반도체 기판의 소자 형성 영역의 표면에는, 간격을 두고 소스선(103a)과 비트선(드레인; 103b)이 형성되어 있다. 소스선(103a)과 비트선(103b) 사이에 있는 반도체 기판의 영역에 부유 게이트 전극(105)(도 38 참조)이 형성되어 있다. 그 부유 게이트 전극(105) 위에 워드선(108)이 형성되어 있다.
다음으로, 도 37에 도시한 각 단면선을 따른 단면 구조에 대하여 설명한다. 우선, 도 38에 도시한 바와 같이, 워드선(108)을 따른 단면(단면선 XXXVIII-XXXVIII)에는, 반도체 기판(101)의 표면에 트렌치 분리 산화막(102)이 형성되고, 한 쌍의 트렌치 분리 산화막(102) 사이에 있는 소자 형성 영역에 소스선(103a)과 비트선(103b)이 형성되어 있다.
소스선(103a), 비트선(103b) 및 트렌치 분리 산화막(102) 위에 후막 절연막(106)이 형성되어 있다. 소스선(103a)과 비트선(103b) 사이에 있는 반도체 기판(101)의 표면 위에 터널 산화막(104)을 개재시켜 부유 게이트 전극(105)이 형성되어 있다.
그 부유 게이트 전극(105) 위에 ONO막(107)을 개재시켜 폴리실리콘막(109)과 텅스텐 실리사이드막(110)을 포함하는 워드선(108)이 형성되어 있다. 여기서, ONO막이란 실리콘 산화막과 실리콘 질화막을 적층시킨 막을 말한다. 그 워드선(108) 위에 절연막(111)이 형성되어 있다. 플래시 메모리에서는, 도 37에 도시한 메모리셀 트랜지스터(Tr1, Tr2 등)는, 소스선(103a), 비트선(103b), 부유 게이트 전극(105) 및 워드선(108)을 포함하여 구성된다.
다음으로, 도 39에 도시한 바와 같이, 워드선(108)과 워드선(108) 사이에 있는 영역을 따른 단면(단면선 XXXIX-XXXIX)에는, 반도체 기판(101)의 표면에 트렌치 분리 산화막(102)이 형성되고, 한 쌍의 트렌치 분리 산화막(102) 사이에 있는 소자 형성 영역에 소스선(103a)과 비트선(103b)이 형성되어 있다. 그 소스선(103a), 비트선(103b) 및 트렌치 분리막(102) 위에 후막 절연막(106)이 형성되어 있다.
다음으로, 도 40에 도시한 바와 같이, 소스선(103a)과 비트선(103b) 사이에 있는 영역을 따른 단면(단면선 XL-XL)에는, 반도체 기판(101)의 표면 위에 간격을 두고 터널 산화막(104)을 개재시켜 부유 게이트 전극(105)이 형성되어 있다. 그 부유 게이트 전극(105) 위에 ONO막(107)을 개재시켜 폴리실리콘막(109) 및 텅스텐 실리사이드막(110)을 포함하는 워드선(108)이 형성되어 있다. 워드선(108) 위에 실리콘 산화막 등의 절연막(111)이 형성되어 있다. 종래의 플래시 메모리는 상기한 바와 같이 구성된다. 또한, 도 38∼도 40에서는, 워드선(108) 등을 피복하는 층간 절연막이 생략되어 있다.
다음으로, 상술한 플래시 메모리의 동작에 대하여 설명한다. 예를 들면, 도 37에 도시한 트랜지스터 Tr2의 정보를 판독하는 경우에는, 비트선(103b)에 소정의 전압을 인가하고, 트랜지스터 Tr2를 구성하는 워드선(108)에 소정의 전압을 인가했을 때에 트랜지스터 Tr2가 ON되는지의 여부에 의해 부유 게이트 전극(105)에 저장된 전자의 레벨이 판정된다.
ON 상태의 경우에는, 도 37에서의 화살표로 나타낸 바와 같이, Tr2를 통해 전류가 흐르게 된다. 이 플래시 메모리에서는, 예를 들면 소스선(103a)과 비트선(103b) 사이에 복수의 트랜지스터 Tr1, Tr2 등이 병렬로 접속되어 있어, 특별히 AND형의 플래시 메모리로 불리고 있다.
종래의 플래시 메모리에서는, 상술한 AND형 플래시 메모리 이외에, 메모리 셀을 구성하는 트랜지스터를 직렬로 접속한 NAND형 플래시 메모리도 적용되어 있다.
그러나 상술한 AND형의 플래시 메모리나 NAND형의 플래시 메모리에서는, 이하에 기술한 바와 같은 문제가 있었다. AND형이나 NAND형에 한정되지 않고, 소위 스택형의 플래시 메모리에서는, 도 40에 도시한 바와 같이, 워드선(컨트롤 게이트 전극; 108)과 부유 게이트(105) 전극 간의 캐패시턴스(121)(Ccg)와, 부유 게이트 전극(105)과 반도체 기판(101) 간의 캐패시턴스(122, 120)(Cb, Cs)와의 비가 중요해진다.
또한, 캐패시턴스 Cb는 부유 게이트 전극(105)의 하면 부분과 그 바로 아래에 위치하는 반도체 기판(101)의 영역(채널 영역) 간의 캐패시턴스(터널 영역 캐패시턴스; 122)이고, 캐패시턴스 Cs는 부유 게이트 전극(105)의 측면 부분과 그 하방에 위치하는 반도체 기판(101)의 영역 간의 캐패시턴스(120)이다.
상기한 비는, 특히, 컨트롤 게이트 전극(108)과 부유 게이트 전극(105)과의 커플링비로 불리고 있으며, 식 Ccg/(Ccg+Cb+Cs)로 정의된다. 이 커플링비의 값이클수록 메모리 셀의 동작 전압을 낮출 수 있어, 플래시 메모리의 성능을 향상시킬 수 있다.
메모리 셀의 사이즈가 비교적 큰 경우에는, 부유 게이트 전극(105)과 반도체 기판(101) 간의 캐패시턴스에 있어서는, 터널 영역 캐패시턴스(122)가 캐패시턴스(120)에 비해 충분히 커서 터널 캐패시턴스가 지배적이다.
그러나, 메모리 셀의 사이즈가 작아지면, 터널 영역 캐패시턴스 Cb(122)가 작아지기 때문에, 터널 영역 캐패시턴스 Cb(122)에 대하여 상대적으로 캐패시턴스 Cs(120)를 무시할 수 없게 되어, 플래시 메모리의 성능 향상을 방해하는 요인이 되었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 하나의 목적은, 부유 게이트 전극과 반도체 기판 간의 캐패시턴스의 저감이 도모되는 불휘발성 반도체 기억 장치를 제공하는 것이고, 다른 목적은 그와 같은 불휘발성 반도체 기억 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치로서의 플래시 메모리의 일 평면도.
도 2는 동일 실시예에서, 도 1에 도시한 단면선 II-II에 있어서의 단면도.
도 3은 동일 실시예에서, 도 1에 도시한 단면선 III-III에 있어서의 단면도.
도 4는 동일 실시예에서, 도 1에 도시한 단면선 IV-IV에 있어서의 단면도.
도 5a, 도 5b는 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도로, 도 5a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 5b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 6a, 도 6b는 동일 실시예에서, 도 5a 및 도 5b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 6a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 6b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 7a, 도 7b는 동일 실시예에서, 도 6a 및 도 6b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 7a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 7b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 8a, 도 8b는 동일 실시예에서, 도 7a 및 도 7b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 8a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 8b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 9a, 도 9b는 동일 실시예에서, 도 8a 및 도 8b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 9a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 9b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 10a, 도 10b는 동일 실시예에서, 도 9a 및 도 9b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 10a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 10b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 11a, 도 11b는 동일 실시예에서, 도 10a 및 도 10b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 11a는 도 1에 도시한 워드선 방향을 따른 일 단면도이고, 도 11b는 채널이 되는 영역 상을 가로질러 비트선에 평행한 방향을 따른 일 단면도.
도 12는 동일 실시예에서, 도 11a 및 도 11b에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 13a, 도 13b, 도 13c는 동일 실시예에서, 도 12에 도시한 공정에 있어서의 단면도로, 도 13a는 도 12에 도시한 단면선 XIIIA-XIIIA에 있어서의 단면도이고, 도 13b는 도 12에 도시한 단면선 XIIIB-XIIIB에 있어서의 단면도이며, 도 13c는 도 12에 도시한 단면선 XIIIC-XIIIC에 있어서의 단면도.
도 14a, 도 14b, 도 14c는 동일 실시예에서, 도 13a∼도 13c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 14a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 14b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 14c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 15a, 도 15b, 도 15c는 동일 실시예에서, 도 14a∼도 14c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 15a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 15b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 15c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 16a, 도 16b, 도 16c는 동일 실시예에서, 도 15a∼도 15c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 16a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 16b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 16c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 17a, 도 17b, 도 17c는 동일 실시예에서, 도 16a∼도 16c에 도시한 공정후에 행해지는 공정을 도시하는 단면도로, 도 17a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 17b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 17c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 18a, 도 18b, 도 18c는 동일 실시예에서, 도 17a∼도 17c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 18a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 18b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 18c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 19a, 도 19b, 도 19c는 동일 실시예에서, 도 18a∼도 18c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 19a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 19b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 19c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 20a, 도 20b, 도 20c는 동일 실시예에서, 도 19a∼도 19c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 20a는 도 12에 도시한 단면선 XIIIA-XIIIA에 대응하는 단면도이고, 도 20b는 도 12에 도시한 단면선 XIIIB-XIIIB에 대응하는 단면도이며, 도 20c는 도 12에 도시한 단면선 XIIIC-XIIIC에 대응하는 단면도.
도 21은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억 장치로서의 플래시 메모리의 일 평면도.
도 22는 동일 실시예에서, 도 21에 도시한 단면선 XXII-XXII에 있어서의 단면도.
도 23은 동일 실시예에서, 도 21에 도시한 단면선 XXIII-XXIII에 있어서의 단면도.
도 24는 동일 실시예에서, 도 21에 도시한 단면선 XXIV-XXIV에 있어서의 단면도.
도 25a, 도 25b는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도로, 도 25a는 도 21에 도시한 워드선 방향을 따른 일 단면도이고, 도 25b는 비트선 방향을 따른 일 단면도.
도 26a, 도 26b는 동일 실시예에서, 도 25a, 도 25b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 26a는 도 21에 도시한 워드선 방향을 따른 일 단면도이고, 도 26b는 비트선 방향을 따른 일 단면도.
도 27a, 도 27b는 동일 실시예에서, 도 26a, 도 26b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 27a는 도 21에 도시한 워드선 방향을 따른 일 단면도이고, 도 27b는 비트선 방향을 따른 일 단면도.
도 28a, 도 28b는 동일 실시예에서, 도 27a, 도 27b에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 28a는 도 21에 도시한 워드선 방향을 따른 일 단면도이고, 도 28b는 비트선 방향을 따른 일 단면도.
도 29는 동일 실시예에서, 도 28a, 도 28b에 도시한 공정 후에 행해지는 공정을 도시하는 평면도.
도 30a, 도 30b, 도 30c는 동일 실시예에서, 도 29에 도시한 공정에 있어서의 단면도로, 도 30a는 도 29에 도시한 단면선 XXXA-XXXA에 있어서의 단면도이고, 도 30b는 도 29에 도시한 단면선 XXXB-XXXB에 있어서의 단면도이며, 도 30c는 도 29에 도시한 단면선 XXXC-XXXC에 있어서의 단면도.
도 31a, 도 31b, 도 31c는 동일 실시예에서, 도 30a∼도 30c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 31a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 31b는 도 29에 도시한 단면선 XXXB-XXXB에 대응하는 단면도이며, 도 31c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 32a, 도 32b, 도 32c는 동일 실시예에서, 도 31a∼도 31c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 32a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 32b는 도 29에 도시한 단면선 XXXB-XXXB에 대응하는 단면도이며, 도 32c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 33a, 도 33b, 도 33c는 동일 실시예에서, 도 32a∼도32c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 33a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 33b는 도 29에 도시한 단면선 XXXB-XXXB에 대응하는 단면도이며, 도 33c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 34a, 도 34b, 도 34c는 동일 실시예에서, 도 33a∼도 33c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도이고, 도 34a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 34b는 도 29에 도시한 단면선 XXXB-XXXB에대응하는 단면도이며, 도 34c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 35a, 도 35b, 도 35c는 동일 실시예에서, 도 34a∼도 34c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 35a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 35b는 도 29에 도시한 단면선 XXXB-XXXB에 대응하는 단면도이며, 도 35c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 36a, 도 36b, 도 36c는 동일 실시예에서, 도 35a∼도 35c에 도시한 공정 후에 행해지는 공정을 도시하는 단면도로, 도 36a는 도 29에 도시한 단면선 XXXA-XXXA에 대응하는 단면도이고, 도 36b는 도 29에 도시한 단면선 XXXB-XXXB에 대응하는 단면도이며, 도 36c는 도 29에 도시한 단면선 XXXC-XXXC에 대응하는 단면도.
도 37은 종래의 플래시 메모리의 일 평면도.
도 38은 도 37에 도시한 단면선 XXXVIII-XXXVIII에 있어서의 단면도.
도 39는 도 37에 도시한 단면선 XXXIX-XXXIX에 있어서의 단면도.
도 40은 도 37에 도시한 단면선 XL-XL에 있어서의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 트렌치 분리
3a, 18a : 소스선
3b, 18b : 비트선
4 : 터널 산화막
5 : 부유 게이트 전극(인 도핑된 비정질 실리콘막)
6 : 후막 절연막
7 : ONO막
8 : 컨트롤 게이트 전극
9 : 폴리실리콘막
10 : 텅스텐 실리사이드막
11 : 절연막
12, 30 : 오목부
13, 31 : 불순물 영역
15, 32 : 실리콘 질화막
16, 20, 34 : 포토레지스트
17 : 측벽 절연막
19 : 인 도핑된 비정질 실리콘막
21 : 층간 절연막
22, 23, 24, 35, 36, 37 : 캐패시턴스
본 발명의 하나의 국면에서의 불휘발성 반도체 기억 장치는, 소정의 채널이 되는 영역과, 제1 전극부와, 제2 전극부와, 오목부와, 제2 도전형의 한 쌍의 불순물 영역과, 제3 절연막을 포함하고 있다. 소정의 채널이 되는 영역은, 제1 도전형의 반도체 기판의 주 표면에 형성되어 있다. 제1 전극부는, 채널이 되는 영역 위에 제1 절연막을 개재시켜 형성되며, 저면, 측면 및 상면을 갖고 있다. 제2 전극부는, 제1 전극부의 상면 위에 제2 절연막을 개재시켜 형성되어 있다. 오목부는채널이 되는 영역을 사이에 두고 위치하는 반도체 기판의 한쪽과 다른쪽 영역에 각각 형성되어 있다. 제2 도전형의 한 쌍의 불순물 영역은, 채널이 되는 영역을 사이에 두고 위치하는 반도체 기판의 각각의 영역에 형성되어 있다. 제3 절연막은 오목부를 매립하도록 반도체 기판 위에 형성되어 있다.
이 구성에 따르면, 오목부가 형성되어 있는 측의 제1 전극부의 측면과 반도체 기판 간의 거리가 보다 길어진다. 이에 따라, 종래의 불휘발성 반도체 기억 장치와 비교하여, 제1 전극부와 반도체 기판의 영역 간의 캐패시턴스 중, 제1 전극부의 측면 부분과 그 하방에 위치하는 반도체 기판의 영역 간의 캐패시턴스(캐패시턴스 Cs)가 보다 작아져서, 제1 전극부의 저면과 그 바로 아래에 위치하는 반도체 기판의 영역 간의 캐패시턴스(터널 영역 캐패시턴스 Cb)에 대하여 캐패시턴스 Cs를 작게 할 수 있다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 불휘발성 반도체 기억 장치의 성능이 향상된다. 또한, 커플링 캐패시턴스비란, 제2 전극부와 제1 전극부 간의 캐패시턴스(Ccg)와, 제1 전극부와 반도체 기판 간의 캐패시턴스(Cb+Cs) 및 캐패시턴스 Ccg의 합과의 비를 말하며, 값이 클수록 불휘발성 반도체 기억 장치의 성능이 양호해진다.
구체적으로, 한 쌍의 불순물 영역은 채널이 되는 영역을 사이에 두고 한쪽과 다른쪽을 연결하는 방향과는 대략 직교하는 방향으로 위치하는 반도체 기판의 각각의 영역에 적어도 형성되는 것이 바람직하다.
이에 의해, 소위 AND형으로 불리는 불휘발성 반도체 기억 장치가 구성된다.
특히, 한 쌍의 불순물 영역은, 오목부를 사이에 두고 한쪽과 다른쪽을 연결하는 방향을 따라 연장됨으로써, 한 쌍의 불순물 영역은 배선으로서, 각각 소스선과 비트(드레인)선이 된다.
또한, 오목부의 표면에는 제1 도전형의 불순물이 도입되는 것이 바람직하다.
이에 따라, 제2 도전형의 한 쌍의 불순물 영역 사이에 제1 도전형의 불순물이 도입된 영역이 위치하게 되어, 한 쌍의 불순물 영역 간의 누설 전류를 억제할 수 있다.
또한, 누설 전류를 억제하기 위해서는, 오목부는 한 쌍의 불순물 영역이 위치하는 부분보다 깊게 형성되는 것이 바람직하다.
또한, 한 쌍의 불순물 영역 위와 제2 전극부의 상면 위에 각각 형성되며, 오목부를 형성하기 위한 마스크가 되는 절연성을 갖는 제1 마스크 부재 및 제2 마스크 부재를 포함하고 있는 것이 바람직하다.
이에 따라, 제1 마스크 부재 및 제2 마스크 부재를 마스크로 하여 자기 정합적으로 오목부를 형성할 수 있다.
그 제1 마스크 부재 및 제2 마스크 부재는 실리콘 산화막을 포함하는 것이 바람직하다.
혹은, 한 쌍의 불순물 영역은, 오목부의 표면에 각각 형성되며, 채널이 되는 영역을 사이에 두고 한쪽과 다른쪽을 연결하는 방향과는 대략 직교하는 방향으로 위치하는 반도체 기판의 각각의 영역에 소자 분리 절연막이 형성되어 있는 것이 바람직하다.
이 경우에는, 소위 NAND형의 불휘발성 반도체 기억 장치가 구성된다.
그리고, 이 경우에는, 제2 전극부의 상면 위에 형성되며, 소자 분리 절연막과 함께 오목부를 형성하기 위한 마스크가 되는 절연성을 갖는 마스크 부재를 포함하는 것이 바람직하다.
이에 따라, 마스크 부재 및 소자 분리 절연막을 마스크로 하여 자기 정합적으로 오목부를 형성할 수 있다.
그 마스크 부재 및 소자 분리 절연막은 실리콘 산화막을 포함하고 있는 것이 바람직하다.
본 발명의 다른 국면에서의 불휘발성 반도체 기억 장치의 제조 방법은 이하의 공정을 포함하고 있다. 제1 도전형의 반도체 기판의 주 표면 위에 제1 절연막을 개재시켜 한 방향으로 연장되는 제1 도전층을 형성한다. 제1 도전층 위에 제2 절연막을 개재시켜 제2 도전층을 형성한다. 제2 도전층 위에 소정의 마스크 부재를 형성한다. 소정의 마스크 부재를 마스크로 하여 제2 도전층에 가공을 실시함으로써, 한 방향과 대략 직교하는 방향으로 연장되는 적어도 2개의 상부 전극부를 형성한다. 또한, 소정의 마스크 부재를 마스크로 하여 제1 도전층에 가공을 실시함으로써, 반도체 기판의 표면을 노출시켜 상부 전극부의 각각의 바로 아래에 위치하는 하부 전극부를 형성한다. 하부 전극부를 사이에 두고 위치하는 반도체 기판의 제1 표면 영역에, 제2 도전형의 한 쌍의 불순물 영역을 형성한다. 하부 전극부를 사이에 두고 위치하는 반도체 기판의 제2 표면 영역에 오목부를 형성한다. 오목부를 매립하도록 반도체 기판 위에 제3 절연막을 형성한다.
본 제조 방법에 따르면, 특히, 하부 전극부의 바로 아래에 위치하는 반도체기판의 채널이 되는 영역을 사이에 두고 각각 위치하는 반도체 기판의 영역의 표면에 오목부를 형성함으로써, 오목부가 형성되어 있는 측의 하부 전극부의 측면과 반도체 기판 간의 거리가 보다 길어진다. 이에 따라, 상술한 바와 같이, 하부 전극부와 반도체 기판의 영역 간의 캐패시턴스 중, 하부 전극부의 측면 부분과 그 하방에 위치하는 반도체 기판의 영역 간의 캐패시턴스(캐패시턴스 Cs)가 보다 작아지고, 하부 전극부의 저면과 그 바로 아래에 위치하는 반도체 기판의 영역 간의 캐패시턴스(터널 영역 캐패시턴스 Cb)에 대하여 캐패시턴스 Cs를 작게 할 수 있다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 불휘발성 반도체 기억 장치의 성능을 향상시킬 수 있다.
구체적으로, 한 쌍의 불순물 영역을 형성하는 공정에서는, 제1 도전층을 형성한 후에 제1 도전층을 사이에 두고 위치하는 반도체 기판의 각각의 영역에 제1 도전층을 따라 한 쌍의 불순물 영역이 형성되며, 한 쌍의 불순물 영역을 형성한 후 제2 도전층을 형성하기 전에, 한 쌍의 불순물 영역 위에 제4 절연막을 형성하는 공정을 포함하며, 오목부를 형성하는 공정에서는, 오목부는 소정의 마스크 부재와 제4 절연막을 마스크로 하여, 2개의 상부 전극 사이에 있고, 또한, 한 쌍의 불순물 영역 사이에 있는 제2 표면 영역에 가공을 실시함으로써 형성되는 것이 바람직하다.
이에 따라, 소위 AND형의 불휘발성 반도체 기억 장치에서, 오목부를 자기 정합적으로 용이하게 형성할 수 있다.
또한, 오목부를 형성한 후에, 오목부의 표면에 제1 도전형의 불순물을 도입하는 공정을 포함하는 것이 바람직하다.
이에 따라, 제2 도전형의 한 쌍의 불순물 영역 사이에 제1 도전형의 불순물이 도입된 영역이 위치하여, 한 쌍의 불순물 영역 간의 누설 전류를 억제할 수 있다.
또한, 누설 전류를 억제하기 위해, 오목부를 형성하는 공정에서는, 오목부는 한 쌍의 불순물 영역이 위치하는 부분보다 깊게 형성되는 것이 바람직하다.
혹은, 제1 도전층을 형성하는 공정 후, 제1 도전층을 사이에 두고 위치하는 반도체 기판의 한쪽과 다른쪽의 영역의 각각에 제1 도전층이 연장되는 방향을 따라 소자 분리 절연막을 형성하는 공정을 포함하며, 오목부를 형성하는 공정에서는, 오목부는 소정의 마스크 부재와 소자 분리 절연막을 마스크로 하여, 2개의 상부 전극부 사이에 있고, 또한, 한 쌍의 소자 분리 절연막 사이에 있는 제2 표면 영역에 가공을 실시함으로써 형성되며, 한 쌍의 불순물 영역을 형성하는 공정에서는, 한 쌍의 불순물 영역은 오목부의 표면에 형성되는 것이 바람직하다.
이 경우에는, 소위 NAND형의 불휘발성 반도체 기억 장치에서, 오목부를 자기 정합적으로 용이하게 형성할 수 있다.
본원 발명의 상기 목적 및 그 외의 목적, 특징 및 장점은 첨부 도면과 결부하여 후술된 바람직한 실시예의 상세한 설명의 관점에서 더욱 명확해질 것이다.
《실시예 1》
발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 일례로서, AND형의 플래시 메모리에 대하여 설명한다.
도 1에 도시한 바와 같이, 트렌치 분리 영역(2)으로 형성된 반도체 기판(1)의 소자 형성 영역의 표면에는, 간격을 두고 소스선(3a, 18a)과 비트선(드레인; 3b, 18b)이 형성되어 있다. 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 반도체 기판(1)의 영역에 부유 게이트 전극(5)(도 2 참조)이 형성되어 있다. 그 부유 게이트 전극(5) 위에 워드선(8)이 형성되어 있다.
다음으로, 도 1에 도시한 각 단면선을 따른 단면 구조에 대하여 설명한다. 우선, 도 2에 도시한 바와 같이, 워드선(8)을 따른 단면(단면선 II-II)에는, 반도체 기판(1)의 표면에 트렌치 분리 산화막(2)이 형성되고, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 소자 형성 영역에 소스선(3a, 18a)과 비트선(3b, 18b)이 형성되어 있다. 그 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 반도체 기판(1)의 영역에 채널이 되는 영역(1a)이 위치한다.
소스선(3a, 18a), 비트선(3b, 18b) 및 트렌치 분리 산화막(2) 위에 실리콘 산화막 등의 후막 절연막(6)이 형성되어 있다. 소스선(3a)과 비트선(3b) 사이에 있는 반도체 기판(1)의 표면 위에 터널 산화막(4)을 개재시켜 부유 게이트 전극(5)이 형성되어 있다.
그 부유 게이트 전극(5) 위에 ONO막(7)을 개재시켜 폴리실리콘막(9)과 텅스텐 실리사이드막(10)을 포함하는 워드선(8)이 형성되어 있다. 또한, ONO막이란 실리콘 산화막과 실리콘 질화막을 적층시킨 막을 말한다. 그 워드선(8) 위에 실리콘 산화막 등의 절연막(11)이 형성되어 있다. 또한, 그 절연막(11) 위에 층간 절연막(21)이 형성되어 있다.
도 1에 도시한 메모리 셀 트랜지스터(Tr1, Tr2 등)는, 소스선(3a, 18a), 비트선(3b, 18b), 부유 게이트 전극(5) 및 워드선(8)을 포함하여 구성된다.
다음으로, 도 3에 도시한 바와 같이, 워드선(8)과 워드선(8) 사이에 있는 영역을 따른 단면(단면선 III-III)에는, 반도체 기판(1)의 표면에 트렌치 분리 산화막(2)이 형성되고, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 소자 형성 영역에 소스선(3a, 18a)과 비트선(3b, 18b)이 형성되어 있다. 그 소스선(3a, 18a), 비트선(3b, 18b) 및 트렌치 분리 산화막(2) 위에 후막 절연막(6)이 형성되어 있다. 특히, 소스선(3a)과 비트선(3b) 사이에 위치하는 반도체 기판(1)의 영역에 오목부(12)가 형성되어 있다.
다음으로, 도 4에 도시한 바와 같이, 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 영역을 따른 단면(단면선 IV-IV)에는, 반도체 기판(1)의 표면 위에 터널 산화막(4)을 개재시켜 복수의 부유 게이트 전극(5)이 간격을 두고 형성되어 있다.
그 부유 게이트 전극(5) 위에 ONO막(7)을 개재시켜 폴리실리콘막(9) 및 텅스텐 실리사이드막(10)을 포함하는 워드선(8)이 형성되어 있다. 워드선(8) 위에 실리콘 산화막 등의 절연막(11)이 형성되어 있다. 그리고, 각각의 부유 게이트 전극(5) 사이에 있는 반도체 기판(1)의 영역에는, 오목부(12)가 형성되어 있다.
다음으로, 상술한 플래시 메모리의 동작에 대하여 설명한다. 예를 들면, 도 1에 도시한 트랜지스터 Tr2의 정보를 판독하는 경우에는, 비트선(3b, 18b)에 소정의 전압을 인가하고, 트랜지스터 Tr2를 구성하는 워드선(8)에 소정의 전압을 인가했을 때에 트랜지스터 Tr2가 ON되는지의 여부에 의해 부유 게이트 전극(5)에 축적된 전자의 레벨이 판정된다.
ON 상태인 경우에는, Tr2를 통해 소스선(3a, 18a)과 비트선(3b, 18b) 간에 전류가 흐르게 된다. AND형의 플래시 메모리에서는, 예를 들면 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 복수의 트랜지스터 Tr1, Tr2 등이 병렬로 접속되어 있다.
상기한 바와 같이, 본 플래시 메모리에서는, 인접하는 2개의 워드선(8) 사이에 있고, 또한, 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 반도체 기판(1)의 영역에 오목부(12)가 형성되어 있다. 즉, 부유 게이트 전극(5)을 구성하는 4개의 측면의 주위에 위치하는 반도체 기판(1)의 영역 중, 소스선(3a, 18a)과 비트선(3b, 18b)이 위치하고 있지 않은 측에 위치하는 반도체 기판의 영역 부분의 표면이, 채널 영역 표면보다 하방에 위치한다. 이러한 오목부(12)가 형성되어 있음으로써, 부유 게이트 전극(5)의 측면과 반도체 기판(1)과의 거리가 보다 길어진다.
이에 따라, 부유 게이트 전극(5)과 반도체 기판(1) 간의 캐패시턴스 중, 부유 게이트 전극(5)의 측면 부분과 그 하방에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스 Cs(22)가 보다 작아진다. 또한, 오목부(12)가 형성되어 있는 경우와 형성되어 있지 않은 경우에, 부유 게이트 전극(5)의 하면 부분과 그 바로 아래에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스(터널 영역 캐패시턴스; 24)는 거의 차가 없다.
그 때문에, 종래의 플래시 메모리에 비해 터널 영역 캐패시턴스 Cb(22)에 대한 캐패시턴스 Cs(22)의 비율을 작게 할 수 있다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 플래시 메모리의 성능이 향상된다.
또한, 상술한 플래시 메모리에서는, 도 3에 도시한 바와 같이, 오목부(12)는 확산층 배선으로서의 소스선(3a, 18a)과 비트선(3b, 18b)이 위치하는 부분보다 깊게 형성되고, 그리고, 오목부(12)의 표면에는, 소스선(3a)과 비트선(3b)을 형성하는 불순물 영역의 도전형과는 반대의 도전형의 불순물 영역(13)이 형성되어 있다. 그 오목부(12)는 층간 절연막(21)으로 매립되어 있다.
이에 따라, 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 반도체 기판(1)의 영역의 약 절반의 영역에 비교적 작은 트렌치 분리가 형성된 것과 실질적으로 동일한 구조가 된다.
그 결과, 종래의 플래시 메모리와 비교하면, 이러한 트렌치 분리 영역이 형성됨으로써, 소스선(3a, 18a)과 비트선(3b, 18b) 간에 누설 전류가 생기는 것을 반감시킬 수 있다.
《실시예 2》
다음으로, 본 발명의 실시예 2로서 실시예 1에서 설명한 AND형의 플래시 메모리의 제조 방법의 일례에 대하여 설명한다. 우선, 도 1에 도시한 워드선(8)을 따른 단면(단면선 II-II)과 비트선(3b)을 따른 단면(단면선 IV-IV)에 각각 대응하는 단면에 기초하여 설명한다. 도 5a, 도 5b에 도시한 바와 같이, 반도체 기판(1)의 소정의 영역에 트렌치 분리 산화막(2)을 형성한다. 이에 따라, 소자 형성 영역이 형성된다.
그 반도체 기판(1)의 표면에, 열 산화법에 의해, 막 두께 약 8.5㎚의 터널산화막(4)을 형성한다. 그 터널 산화막(4) 위에 부유 게이트 전극의 일부가 되는 인 도핑된 비정질 실리콘막(5)을 형성한다. 이러한 인 도핑된 비정질 실리콘막(5) 위에 실리콘 질화막(15)을 형성한다. 그 실리콘 질화막(15) 위에 포토레지스트(16)를 형성한다.
다음으로, 도 6a, 도 6b에 도시한 바와 같이, 포토레지스트(16)를 마스크로 하여 실리콘 질화막(15)에 이방성 에칭을 실시한다. 그 후, 포토레지스트(16)를 제거하고, 패터닝된 실리콘 질화막을 마스크로 하여, 인 도핑된 비정질 실리콘막(5)에 이방성 에칭을 실시하여 터널 산화막(4)을 노출시킨다.
다음으로, 도 7a, 도 7b에 도시한 바와 같이, 부유 게이트 전극의 일부가 되는 인 도핑된 비정질 실리콘막(5) 및 실리콘 질화막(15)을 마스크로 하여, 예를 들면 비소(As)를 주입 에너지 30KeV, 도우즈량 5×1013/㎠로 반도체 기판(1)에 주입함으로써, 확산층 배선으로서의 소스선(3a) 및 비트선(드레인; 3b)을 형성한다.
이에 따라, 트렌치 분리 산화막(2)과 인 도핑된 비정질 실리콘막(5) 사이에 있는 반도체 기판(1)의 영역에, 반도체 기판(1)의 표면으로부터 약 45㎚정도의 깊이까지 n형의 소스선(3a)과 비트선(3b)이 형성된다. 인 도핑된 비정질 실리콘막(5)의 바로 아래에 위치하는 반도체 기판(1)의 영역은 p형이다.
또한, 여기서 말하는 소스선(3a)과 비트선(3b)의 깊이는, 주입되는 이온종의 평균 사영비 정도(mean projection degree)를 Rρ, 그 분산을 ΔRρ로 하면, Rρ+3×ΔRρ로 정의되는 깊이를 의미한다.
그 후, 부유 게이트 전극의 일부가 되는 인 도핑된 비정질 실리콘막(5) 및 실리콘 질화막(15)을 피복하도록, 반도체 기판(1) 위에 실리콘 산화막(도시 생략)을 형성한다. 그 실리콘 산화막에 이방성 에칭을 실시함으로써, 도 8a, 도 8b에 도시한 바와 같이, 인 도핑된 비정질 실리콘막(5)의 양측면 위에 측벽 절연막(17)을 형성한다.
그 측벽 절연막(17) 등을 마스크로 하여, 비소(As)를 주입 에너지 30KeV, 도우즈량 1×1015/㎠로 반도체 기판(1)에 주입함으로써, 확산층 배선으로서의 소스선(18a) 및 비트선(드레인; 18b)을 형성한다. 이와 같이, 비소를 더 주입하는 것은 확산층 배선의 저항을 낮추기 위해서이다. 그리고, 이 비소가 주입되는 깊이는, 상술한 비소를 주입시켰을 때의 깊이와 거의 동일하다.
그 후, 예를 들면 CVD법에 의해 반도체 기판 위에 막 두께 약 450㎚의 실리콘 산화막(도시 생략)을 형성한다. 그리고, 도 9a, 도 9b에 도시한 바와 같이, 그 실리콘 산화막에 화학적 기계 연마 처리(CMP: Chemical Mechanical Polishing)를 실시함으로써, 실리콘 질화막(15)의 표면을 노출시킨다. 이에 따라, 확산층 배선으로서의 소스선(3a, 18a) 및 비트선(3b, 18b) 위에는 막 두께가 비교적 두꺼운 후막 절연막(6)이 형성되고, 부유 게이트 전극의 일부가 되는 인 도핑된 비정질 실리콘막(5)의 주변은 이 후막 절연막(6)으로 둘러싸이게 된다.
그 후, 드라이 에칭을 실시함으로써, 후막 절연막(6)을 약 180㎚ 에칭한다. 이 때, 실리콘 질화막(15)도 동시에 에칭된다. 또한, 열 인산에 의해 인 도핑된비정질 실리콘막(5) 위에 남아 있는 실리콘 질화막(15)을 거의 완전하게 제거하고, 인 도핑된 비정질 실리콘막(5)의 표면을 불산(HF)으로 세정한다.
그리고, 도 10a, 도 10b에 도시한 바와 같이, 청정해진 인 도핑된 비정질 실리콘막(5)의 표면 위에 인 도핑된 비정질 실리콘막(19)을 형성한다. 이러한 인 도핑된 비정질 실리콘막(19)도, 부유 게이트 전극의 일부가 된다. 그 인 도핑된 비정질 실리콘막(19)에 소정의 포토레지스트(도시 생략)를 형성한다. 이 포토레지스트는 트렌치 분리 산화막(2)의 상방의 영역에 개구를 갖는 패턴인 것이 바람직하다.
그 포토레지스트를 마스크로 하여 인 도핑된 비정질 실리콘막(19)에 에칭을 실시한다. 이에 따라, 도 11a에 도시한 바와 같이, 부유 게이트 전극이 되는 인 도핑된 비정질 실리콘막(19)이 형성된다. 또한, 도 11b에 도시한 바와 같이, 비트 라인에 평행하게 채널이 되는 영역 위를 가로지르는 단면선을 따른 단면에는, 부유 게이트 전극이 되는 인 도핑된 비정질 실리콘막(19) 및 인 도핑된 비정질 실리콘막(5)은 연결되어 있다.
그 후, 도 11a, 도 11b에 도시한 바와 같이, 인 도핑된 비정질 실리콘막(19) 위에 실리콘 산화막과 실리콘 질화막을 적층시킴으로써 ONO막(7)을 형성한다. 다음으로, 메모리 셀 영역 전체를 포토레지스트(도시 생략)로 피복한 후, 주변 회로 영역(도시 생략)에 존재하는 ONO막, 인 도핑된 비정질 실리콘막 및 터널 산화막을 순차적으로 드라이 에칭 또는 웨트 에칭을 실시함으로써 제거한다. 포토레지스트를 제거하고, 주변 회로 영역에 트랜지스터의 게이트 산화막을 열 산화법에 의해형성한다.
그 후, 도 11a, 도 11b에 도시한 바와 같이, 예를 들면 CVD법에 의해 막 두께 약 100㎚의 폴리실리콘막(9)을 형성한다. 그 폴리실리콘막(9) 위에, 막 두께 약 100㎚의 텅스텐 실리사이드막(10)을 형성한다. 그 텅스텐 실리사이드막(10) 위에, CVD법에 의해 막 두께 약 250㎚의 실리콘 산화막(11)을 형성한다.
다음으로, 도 12에 도시한 바와 같이, 반도체 기판 위에 워드선을 패터닝하기 위한 포토레지스트(20)를 형성한다. 이 때, 도 13a에 도시한 바와 같이, 워드선이 형성될 영역을 따른 단면에는, 포토레지스트(20)가 형성되고, 도 13b에 도시한 바와 같이, 워드선이 형성되지 않는 영역을 따른 단면에는, 포토레지스트(20)는 형성되지 않는다. 또한, 도 13c에 도시한 바와 같이, 워드선이 형성되는 방향과 대략 직교하는 방향을 따른 단면에는, 복수의 포토레지스트(20)가 형성된다.
다음으로, 도 14a∼도 14c에 도시한 바와 같이, 포토레지스트(20)를 마스크로 하여 실리콘 산화막(11)에 이방성 에칭을 실시하여, 워드선을 패터닝하기 위한 마스크재로서의 실리콘 산화막(11)을 형성한다.
다음으로, 도 15a∼도 15c에 도시한 바와 같이, 실리콘 산화막(11)을 마스크로 하여 텅스텐 실리사이드막(10) 및 폴리실리콘막(9)에 드라이 에칭을 실시하여, ONO막(7)의 표면을 노출시킨다. 이 때, 도시되어 있지 않지만, 주변 회로 영역에는, 트랜지스터의 게이트 전극이 형성되게 된다. 그 후, 주변 회로 영역을 피복하여, 메모리 셀 영역이 개구된 포토레지스트(도시 생략)를 형성한다.
다음으로, 도 16a∼도 16c에 도시한 바와 같이, 그 포토레지스트를 마스크로하여, 노출된 ONO막(7)에 이방성 에칭을 실시함으로써 ONO막(7)을 제거하여, 인 도핑된 비정질 실리콘막(19)을 노출시킨다.
다음으로, 도 17a∼도 17c에 도시한 바와 같이, 드라이 에칭을 실시함으로써, 인 도핑된 비정질 실리콘막(19, 5)을 제거하여, 터널 산화막(4)을 노출시킨다. 즉, 터널 산화막(4)으로 일단 에칭을 멈춘다. 그 후, 불산(HF)에 의한 웨트 에칭, 또는 드라이 에칭을 실시함으로써, 노출되어 있는 터널 산화막(4)을 제거하여 반도체 기판(1)의 표면을 노출시킨다. 이에 따라, 워드선(8)과 부유 게이트 전극(5)이 형성된다.
다음으로, 도 18a∼도 18c에 도시한 바와 같이, 노출된 반도체 기판(1)의 표면에 드라이 에칭을 실시함으로써, 오목부(12)를 형성한다. 이 때, 예를 들면 ECR 방전에 의해 에칭을 실시하는 경우, 에칭 가스로서 염소 및 산소를 포함하는 가스를 이용하여, 압력 약 0.4㎩, RF 파워 약 50W, 마이크로파 파워 약 400W 하에서 에칭을 실시하는 것이 바람직하다.
또한, 이 오목부(12)의 깊이는, 확산층 배선으로서의 소스선(3a, 18a) 및 비트선(3b, 18b)의 깊이보다 깊은 것이 바람직한데, 예를 들면, 80㎚ 정도가 바람직하다.
이 프로세스에 대하여 더욱 자세하게 설명한다. 상술한 도 12 내지 도 18a∼도 18c에서, 에칭이 실시된 것은 2개의 워드선 사이에 있고, 또한, 2개의 후막 절연막 사이에 있는 영역이다. 이 영역에는, 부유 게이트 전극이 되는 인 도핑된 비정질 실리콘막이 존재하고 있었다. 상술한 바와 같이, 확산층 배선으로서의 소스선(3a, 18a) 및 비트선(3b, 18b)은, 이 인 도핑된 비정질 실리콘막을 마스크로 하여 이온 주입함으로써 형성된다. 그 확산층 배선 위에는 후막 절연막(6)이 위치한다.
따라서, 상술한 일련의 에칭에 의해 반도체 기판(1)에 오목부(12)를 형성함으로써, 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 위치하게 되어, 누설의 원인이 되는 반도체 기판의 p형 영역이 자기 정합적으로 제거되게 된다.
이 때, 워드선 아래에 위치하고, 소스선(3a, 18a)과 비트선(3b, 18b) 사이에 있는 반도체 기판(1)의 영역(p형 영역), 즉 채널 영역과, 소스선(3a, 18a) 및 비트선(3b, 18b)(n형 영역)은 에칭의 영향을 받지 않는다.
다음으로, 도 19a∼도 19c에 도시한 바와 같이, 붕소(B)를 주입 에너지 20KeV, 도우즈량 1×1013/㎠로 오목부(12)의 표면에 주입함으로써, 불순물 영역(13)을 형성한다. 그 후, 주변 회로 영역에 형성되어 있는 포토레지스트를 제거한다.
이 주입 공정은 필수는 아니지만, 확산층 배선의 도전형과는 반대의 도전형의 불순물 영역이 형성됨으로써, 소스선(3a, 18a)과 비트선(3b, 18b) 간의 누설의 저감에 효과가 있다. 또한, 이 공정에서는, 오목부(12)가 소스선(3a, 18a) 및 비트선(3b, 18b)보다 깊게 형성되어 있음으로써, 붕소를 주입해도 접합 내압이 저하되지 않는다.
그 후, 주변 회로 영역(도시 생략)에, p형 및 n형의 트랜지스터의 소스 및 드레인을 형성한다. 그리고, 도 20a∼도 20c에 도시한 바와 같이, 워드선(8) 등을피복하도록 반도체 기판(1) 위에, 예를 들면 CVD법에 의해 실리콘 산화막 등의 층간 절연막(21)을 형성한다. 이에 따라, 도 1∼도 4에 도시한 플래시 메모리의 주요 부분이 완성된다.
이 플래시 메모리에는, 상술한 바와 같이, 오목부(12)가 형성되며 그 오목부(12)에 층간 절연막(21)이 매립되어 있음으로써, 부유 게이트 전극(5)의 측면 부분과 그 하방에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스 Cs(22)가 보다 작아진다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 플래시 메모리의 성능이 향상된다.
상술한 플래시 메모리의 제조 방법에서는, 2개의 워드선(8) 사이에 있고, 또한, 2개의 후막 절연막(6) 사이에 있는 반도체 기판(1)의 영역에 워드선(8) 상의 실리콘 산화막(11) 및 후막 절연막(6)을 마스크로 하여 에칭을 실시함으로써, 자기 정합적으로 상기 오목부(12)를 용이하게 형성할 수 있다.
또한, 상기 오목부(12)에 층간 절연막(21)이 매립됨으로써 트렌치 분리 영역이 형성된 것과 동일한 구조가 얻어져, 소스선(3a)과 비트선(3b) 간에 누설 전류가 생기는 것을 반감시킬 수 있다.
또한, 그 오목부(12)의 표면에 반도체 기판(1)의 도전형과는 반대의 도전형의 불순물 영역(13)을 형성함으로써, 소스선(3a, 18a)과 비트선(3b, 18b) 간의 누설 전류를 더욱 효과적으로 감소시킬 수 있다.
또한, 상기 플래시 메모리의 제조 방법에서는, 도 17a∼도 17c에 도시한 공정에서, 터널 산화막(4)이 노출된 단계에서 일단 에칭을 종료시켰지만, 에칭을 계속해서 행하여 노출된 반도체 기판(1)에 에칭을 실시하여 오목부(12)를 형성해도 된다.
《실시예 3》
실시예 1에서는, 플래시 메모리의 일례로서 AND형의 플래시 메모리를 예로 들어 설명하였다. 여기서는, 다른 예로서 NAND형의 플래시 메모리를 예로 들어 설명한다.
도 21에 도시한 바와 같이, 반도체 기판(1)의 표면에는 간격을 두고 형성된 트렌치 분리 산화막(2)에 의해 소자 형성 영역이 형성되어 있다. 트렌치 분리 산화막(2)과 대략 직교하는 방향으로 복수의 워드선(8)이 형성되어 있다. 소자 형성 영역에는, 복수의 메모리 셀 트랜지스터 Tr1, Tr2 등이 형성되어 있다.
다음으로, 도 21에 도시한 각 단면선을 따른 단면 구조에 대하여 설명한다. 우선, 도 22에 도시한 바와 같이, 워드선(8)을 따른 단면(단면선 XXII-XXII)에는, 반도체 기판(1)의 표면에 트렌치 분리 산화막(2)이 형성되고, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 반도체 기판(1)의 영역(소자 형성 영역) 위에 터널 산화막(4)을 개재시켜 부유 게이트 전극(5)이 형성되어 있다.
그 부유 게이트 전극(5) 위에 ONO막(7)을 개재시켜 폴리실리콘막(9)과 텅스텐 실리사이드막(10)을 포함하는 워드선(8)이 형성되어 있다. 그 워드선(8) 위에 실리콘 산화막 등의 절연막(11)이 형성되어 있다. 그 절연막(11) 위에 또한 층간 절연막(21)이 형성되어 있다.
다음으로, 도 23에 도시한 바와 같이, 워드선(8)과 워드선(8) 사이에 있는영역을 따른 단면(단면선 XXIII-XXIII)에는, 반도체 기판(1)의 표면에 트렌치 분리 산화막(2)이 형성되고, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 반도체 기판(1)의 영역(소자 형성 영역)에 오목부(30)가 형성되어 있다. 오목부(30)의 깊이 L은 약 50㎚ 이상이다. 그 오목부(30)의 표면에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(31)이 형성되어 있다. 오목부(30)를 매립하도록 층간 절연막(21)이 형성되어 있다.
다음으로, 도 24에 도시한 바와 같이, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 영역을 따른 단면(단면선 XXIV-XXIV)에는, 워드선(8)과 워드선(8) 사이에 있는 반도체 기판(1)의 영역에, 상술한 오목부(30)가 위치하고 있다. 반도체 기판(1)의 표면 위에 터널 산화막(4)을 개재시켜 복수의 부유 게이트 전극(5)이 간격을 두고 형성되어 있다. 그 부유 게이트 전극(5) 위에 ONO막(7)을 개재시켜 폴리실리콘막(9) 및 텅스텐 실리사이드막(10)을 포함하는 워드선(8)이 형성되어 있다. 워드선(8) 위에 실리콘 산화막 등의 절연막(11)이 형성되어 있다. 그리고, 오목부(30)를 매립하도록 층간 절연막(21)이 형성되어 있다.
상술한 NAND형의 플래시 메모리에서는, 도 21에 도시된 각 트랜지스터 Tr1, Tr2 등은, 소스 영역 또는 드레인 영역으로서의 불순물 영역(31)을 통해 직렬로 접속되게 된다.
따라서, 직렬로 접속된 복수의 트랜지스터 Tr1, Tr2 중 특정한 트랜지스터에 대하여 소정의 임계치 전압을 인가함과 함께, 남은 트랜지스터에 대해서는 임계치 전압 이상의 전압을 인가함으로써, 특정한 트랜지스터가 ON 상태이면, 직렬로 접속된 트랜지스터의 양단 간에 전류가 흐르게 된다. 한편, 특정한 트랜지스터가 OFF 상태이면, 그 양단 간에 전류는 흐르지 않는다. 이와 같이 하여, 특정한 트랜지스터에 축적된 전자의 레벨이 판정된다.
상술한 플래시 메모리에서는, 인접하는 워드선(8) 사이에 있고, 또한, 한 쌍의 소자 분리 산화막(2) 사이에 있는 반도체 기판(1)의 영역에 오목부(30)가 형성되어 있다. 즉, 부유 게이트 전극(5)을 구성하는 4개의 측면의 주위에 위치하는 반도체 기판(1)의 영역 중, 트렌치 분리 산화막(2)이 위치하고 있지 않은 측에 위치하는 반도체 기판의 영역에 오목부(30)가 형성되어 있다.
도 24에 도시한 바와 같이, 오목부(30)가 형성되어 있음으로써, 워드선(8)의 측면과 반도체 기판(1)과의 거리가 보다 길어진다. 이에 따라, 부유 게이트 전극(5)과 반도체 기판(1) 간의 캐패시턴스 중, 부유 게이트 전극(5)의 측면 부분과 그 하방에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스 Cs(35)가 보다 작아진다.
또한, 오목부(30)가 형성되어 있는 경우와 형성되어 있지 않은 경우에 있어서, 부유 게이트 전극(5)의 하면 부분과 그 바로 아래에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스(터널 영역 캐패시턴스; 37)에 대해서는 거의 차가 없다.
이에 따라, 종래의 플래시 메모리에 비해 터널 영역 캐패시턴스 Cb(37)에 대한 캐패시턴스 Cs(35)의 비율을 작게 할 수 있다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 플래시 메모리의 성능이 향상된다.
《실시예 4》
다음으로, 본 발명의 실시예 4로서, 상술한 NAND형의 플래시 메모리의 제조 방법의 일례에 대하여 설명한다. 이 제조 방법에서는, 포인트가 되는 워드선을 형성한 후의 공정은 상술한 방법과 실질적으로 동일하다. 확산층 배선을 형성하지 않기 때문에 워드선을 형성하기까지의 공정이 상술한 방법과 약간 다르다.
또한, 여기서는 소자 분리 산화막을, 부유 게이트 전극을 형성할 때에 동시에 형성하는 소위 자기 정합의 트렌치 분리(STI: Self align Trench Isolation)법에 의해 형성하는 경우에 대해 설명한다. 이 방법은 일반적으로 알려져 있는 기술이다.
이하, 도 21에 도시한 워드선(8)을 따른 단면(단면선 XXII-XXII)과 워드선(8)과 대략 직교하는 방향(비트선 방향)을 따른 단면에 각각 대응하는 단면에 기초하여 설명한다.
우선, 도 25a, 도 25b에 도시한 바와 같이, 반도체 기판(1)의 표면에, 열 산화법에 의해 막 두께 약 8.5㎚의 터널 산화막(4)을 형성한다. 그 터널 산화막(4) 위에 부유 게이트 전극의 일부가 되는 인 도핑된 비정질 실리콘막(5)을 형성한다. 그 인 도핑된 비정질 실리콘막(5) 위에 실리콘 질화막(32)을 형성한다. 그 실리콘 질화막(32) 위에 포토레지스트(도시 생략)를 형성한다. 그 포토레지스트를 마스크로 하여 실리콘 질화막(32)에 이방성 에칭을 실시함으로써, 마스크재로서의 실리콘 질화막(32)을 형성한다.
다음으로, 도 26a, 도 26b에 도시한 바와 같이, 패터닝된 실리콘 질화막(32)을 마스크로 하여, 인 도핑된 비정질 실리콘막(5), 터널 산화막(4) 및 반도체 기판(1)에 순차적으로 이방성 에칭(트렌치 에칭)을 실시하여 개구부(33)를 형성한다. 이에 따라, 자기 정합에 의한 트렌치 분리를 위한 개구부(33)가 형성되게 된다. 그 후, 트렌치 에칭 시에 받은 손상을 회복시키기 위해, 드라이 분위기, 온도 약 850℃ 하에서, 개구부(33)의 내벽을 약 15㎚ 산화(도시 생략)한다.
그 후, 예를 들면 CVD법에 의해 반도체 기판 위에 막 두께 약 600㎚의 실리콘 산화막(도시 생략)을 형성한다. 그리고, 그 실리콘 산화막에 화학적 기계 연마 처리(CMP: Chemical Mechanical Polishing)를 실시한다. 다음으로, 드라이 에칭을 실시함으로써, 실리콘 산화막을 약 15㎚ 에칭한다.
다음으로, 도 27a, 도 27b에 도시한 바와 같이, 열 인산에 의해 실리콘 질화막(32)을 제거한다. 이에 따라, 트렌치 분리 산화막(2)이 형성된다.
그 후, 도 28a, 도 28b에 도시한 바와 같이, 부유 게이트 전극이 되는 인 도핑된 비정질 실리콘막(5) 위에 실리콘 산화막과 실리콘 질화막을 적층시킴으로써 ONO막(7)을 형성한다. 다음으로, 예를 들면 CVD법에 의해 막 두께 약 80㎚의 폴리실리콘막(9)을 형성한다. 그 폴리실리콘막(9) 위에, 막 두께 약 100㎚의 텅스텐 실리사이드막(10)을 형성한다. 그 텅스텐 실리사이드막(10) 위에, CVD법에 의해 막 두께 약 100㎚의 실리콘 산화막(11)을 형성한다.
다음으로, 도 29에 도시한 바와 같이, 워드선을 패터닝하기 위한 포토레지스트(34)를 형성한다. 이 때, 도 30a에 도시한 바와 같이, 워드선이 형성되는 영역을 따른 단면(단면선 XXXA-XXXA)에는, 포토레지스트(34)가 형성되고, 도 30b에 도시한 바와 같이, 워드선이 형성되지 않는 영역을 따른 단면(단면선 XXXB-XXXB)에는, 포토레지스트(34)는 형성되어 있지 않다. 또한, 도 30c에 도시한 바와 같이, 워드선이 형성되는 방향과 대략 직교하는 방향을 따른 단면(단면선 XXXC-XXXC)에는, 복수의 포토레지스트(34)가 형성되어 있다.
다음으로, 도 31a∼도 31c에 도시한 바와 같이, 포토레지스트(34)를 마스크로 하여 실리콘 산화막(11)에 이방성 에칭을 실시하여, 워드선을 패터닝하기 위한 마스크재로서의 실리콘 산화막(11)을 형성한다.
다음으로, 도 32a∼도 32c에 도시한 바와 같이, 실리콘 산화막(11)을 마스크로 하여 텅스텐 실리사이드막(10) 및 폴리실리콘막(9)에 드라이 에칭을 실시하여, ONO막(7)의 표면을 노출시킨다.
다음으로, 도 33a∼도 33c에 도시한 바와 같이, 노출된 ONO막(7)에 이방성 에칭을 실시함으로써 ONO막(7)을 제거하여, 인 도핑된 비정질 실리콘막(5)을 노출시킨다. 다음으로, 도 34a∼도 34c에 도시한 바와 같이, 드라이 에칭을 실시함으로써, 인 도핑된 비정질 실리콘막(5)을 제거하여, 터널 산화막(4)을 노출시킨다.
그 후, 불산(HF)에 의한 웨트 에칭, 또는 드라이 에칭을 실시함으로써, 노출되어 있는 터널 산화막(4)을 제거하여 반도체 기판(1)의 표면을 노출시킨다.
다음으로, 도 35a∼도 35c에 도시한 바와 같이, 노출된 반도체 기판(1)의 표면에 드라이 에칭을 실시함으로써, 깊이 약 50㎚ 정도의 오목부(30)를 형성한다. 이 때, 예를 들면 ECR 방전에 의해 에칭을 실시하는 경우, 에칭 가스로서 염소 및 산소를 포함하는 가스를 이용하여, 압력 약 0.4㎩, RF 파워 약 50W, 마이크로파 파워 약 400W 하에서 에칭을 실시하는 것이 바람직하다.
이 프로세스에 대하여 더욱 자세하게 설명한다. 상술한 도 29 내지 도 35a∼도 35c에서, 에칭이 실시된 것은 2개의 워드선 사이에 있고, 또한, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 영역이다.
워드선 위에 형성된 실리콘 산화막(11)과 트렌치 분리 산화막(2)을 마스크로 하여 반도체 기판(1)에 이방성 에칭을 실시함으로써, 자기 정합적으로 오목부(30)가 형성되게 된다.
다음으로, 도 36a∼도 36c에 도시한 바와 같이, 비소(As)를 주입 에너지 40KeV, 도우즈량 2×1015/㎠로 오목부(30)의 표면에 주입함으로써, 소스 또는 드레인이 되는 불순물 영역(31)을 형성한다. 또한, 주변 회로 영역(도시 생략)에, p형 및 n형의 트랜지스터의 소스 및 드레인을 형성한다. 그 후, 워드선(8) 등을 피복하도록 반도체 기판(1) 위에, 예를 들면 CVD법에 의해 실리콘 산화막 등의 층간 절연막(21)을 형성한다. 이에 따라, 도 21∼도 24에 도시한 플래시 메모리의 주요 부분이 완성된다.
이 플래시 메모리에서는, 상술한 바와 같이, 오목부(30)가 형성되고 그 오목부(30)에 층간 절연막(21)이 매립됨으로써, 워드선(8)의 측면 부분과 그 하방에 위치하는 반도체 기판(1)의 영역 간의 캐패시턴스 Cs(35)가 보다 작아진다. 그 결과, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 향상시킬 수 있어, 플래시 메모리의 성능이 향상된다.
상술한 플래시 메모리의 제조 방법에서는, 2개의 워드선(8) 사이에 있고, 또한, 한 쌍의 트렌치 분리 산화막(2) 사이에 있는 반도체 기판(1)의 영역에 워드선(8) 상의 실리콘 산화막(11) 및 트렌치 분리 산화막(2)을 마스크로 하여 에칭을 실시함으로써, 자기 정합적으로 그 오목부(30)를 용이하게 형성할 수 있다.
본 명세서에 개시된 실시예는 모든 점에서 예시이고, 제한적인 것이 아니라고 생각되어야 한다. 본 발명은 상기한 설명이 아니라 특허 청구의 범위에 의해 시사되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함될 것이 의도된다.
본 발명에 따르면, 커플링 캐패시턴스비를 종래의 플래시 메모리보다 작게 할 수 있어, 불휘발성 반도체 기억 장치의 성능이 향상된다.

Claims (3)

  1. 제1 도전형의 반도체 기판의 주 표면에 형성된 소정의 채널이 되는 영역과,
    상기 채널이 되는 영역 위에 제1 절연막을 개재시켜 형성된 저면, 측면 및 상면을 갖는 제1 전극부와,
    상기 제1 전극부의 상기 상면 위에 제2 절연막을 개재시켜 형성된 제2 전극부와,
    상기 채널이 되는 영역을 사이에 두고 위치하는 상기 반도체 기판의 한쪽과 다른쪽 영역에 각각 형성된 오목부와,
    상기 채널이 되는 영역을 사이에 두고 위치하는 상기 반도체 기판의 각각의 영역에 형성된 제2 도전형의 한 쌍의 불순물 영역과,
    상기 오목부를 매립하도록 상기 반도체 기판 위에 형성된 제3 절연막
    을 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 한 쌍의 불순물 영역은, 상기 채널이 되는 영역을 사이에 두고 상기 한쪽과 상기 다른쪽을 연결하는 방향과는 대략 직교하는 방향으로 위치하는 상기 반도체 기판의 각각의 영역에 적어도 형성되어 있는 불휘발성 반도체 기억 장치.
  3. 제1 도전형의 반도체 기판의 주 표면 위에 제1 절연막을 개재시켜 한 방향으로 연장되는 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 위에 제2 절연막을 개재시켜 제2 도전층을 형성하는 공정과,
    상기 제2 도전층 위에 소정의 마스크 부재를 형성하는 공정과,
    상기 소정의 마스크 부재를 마스크로 하여 상기 제2 도전층에 가공을 실시함으로써, 상기 한 방향과 대략 직교하는 방향으로 연장되는 적어도 2개의 상부 전극부를 형성하는 공정과,
    상기 소정의 마스크 부재를 마스크로 하여 상기 제1 도전층에 가공을 더 실시함으로써, 상기 반도체 기판의 표면을 노출시켜 상기 상부 전극부의 각각의 바로 아래에 위치하는 하부 전극부를 형성하는 공정과,
    상기 하부 전극부를 사이에 두고 위치하는 상기 반도체 기판의 제1 표면 영역에, 제2 도전형의 한 쌍의 불순물 영역을 형성하는 공정과,
    상기 하부 전극부를 사이에 두고 위치하는 상기 반도체 기판의 제2 표면 영역에 오목부를 형성하는 공정과,
    상기 오목부를 매립하도록 상기 반도체 기판 위에 제3 절연막을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049772A (ja) * 2004-08-09 2006-02-16 Nec Electronics Corp 半導体記憶装置及びその製造方法
JP4445403B2 (ja) * 2005-01-24 2010-04-07 株式会社東芝 半導体装置の製造方法
US20070054463A1 (en) * 2005-09-15 2007-03-08 Spansion Llc Method for forming spacers between bitlines in virtual ground memory array and related structure
US10324699B2 (en) * 2015-12-15 2019-06-18 International Business Machines Corporation Enhanceable cross-domain rules engine for unmatched registry entries filtering
US11177280B1 (en) 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
JPH10335493A (ja) * 1997-05-28 1998-12-18 Nec Corp 半導体記憶装置
JPH11163304A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586332B2 (ja) * 1995-02-28 2004-11-10 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
JPH10335493A (ja) * 1997-05-28 1998-12-18 Nec Corp 半導体記憶装置
JPH11163304A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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