KR100543235B1 - 불휘발성 반도체 기억장치의 제조방법 - Google Patents

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Abstract

미세화가 가능한 불휘발성 반도체 기억장치를 제공한다. 불휘발성 반도체 기억장치의 제조방법은, 적층체(100)와 측벽 절연막(38)을 덮고, 또한, 주표면(1f)에 거의 평행한 정상면(41t)을 갖는 층간절연막(41)을 형성하는 공정과, 층간절연막(41)의 정상면(41t) 상에 마스크층으로서의 레지스트 패턴(42)을 형성하는 공정과, 레지스트 패턴(42)을 마스크로 하여 층간절연막(41)을 선택적으로 에칭함으로써, 인접하는 적층체(100)에 형성된 측벽 절연막(38)의 사이에 위치하도록 층간절연막(41)에 개구부로서의 홈(41h)을 형성하는 공정과, 홈(41h)으로부터 주표면(1f)에 불순물 이온을 주입함으로써, 복수의 플로팅게이트 전극(8)을 따라 연장되는 소스 영역(43)을 형성하는 공정을 구비한다.
불휘발성 반도체 기억장치, 미세화, 플로팅게이트, 콘트롤게이트, 층간절연막, 개구부, 소스 영역

Description

불휘발성 반도체 기억장치의 제조방법{MANUFACTURING METHOD OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1a 및 도 1b는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억장치의 평면도로서, 도 1a는 메모리셀 영역의 평면도이며, 도 1b는 주변회로 영역의 평면도이다.
도 2a∼도 2c는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 2a는 도 1b의 IIA-IIA 선에 따른 단면도이며, 도 2b는, 도 1a의 IIB-IIB 선에 따른 단면도이고, 도 2c는 도 1a의 IIC-IIC 선에 따른 단면도이다.
도 3은 도 1a의 III-III 선에 따른 단면도이다.
도 4는 도 1a 중의 IV-IV 선에 따른 단면도이다.
도 5a∼도 25c는 도 2에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 1∼제 21 공정을 나타낸 단면도이다.
도 26은 도 25의 XXVI-XXVI 선에 따른 단면도이다.
도 27a∼도 28c는 도 2에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 22∼제 23 공정을 나타낸 단면도이다.
도 29a∼도 29c는 본 발명의 실시예 2에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 29a에 나타낸 단면은 도 2a에 대응하는 단면도이고, 도 29b에 나타낸 단 면은 도 2b에 대응하는 단면도이며, 도 29c에 나타낸 단면은, 도 2c에 대응하는 단면도이다.
도 30a∼도 35c는 도 29a∼도 29c에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 1∼제 6 공정을 나타낸 단면도이다.
도 36은 도 35의 XXXVI-XXXVI 선에 따른 단면도이다.
도 37a∼도 39c는 도 29a∼도 29c에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 7∼제 8 공정을 나타낸 단면도이다.
도 39는 본 발명의 실시예 3에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 2a∼도 2c에 대응하는 단면도이다.
도 40은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 3에 대응하는 단면도이다.
도 41은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 4에 대응하는 단면도이다.
도 42a∼도 42c는 본 발명의 실시예 4에 따른 불휘발성 반도체 기억장치의 단면도로서, 도 2a∼도 2c에 대응하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 실리콘 기판 1f: 주표면
6: 매립산화막 8: 플로팅게이트 전극
13: 콘트롤게이트 전극 34: 불순물 영역
38: 측벽 절연막 43: 소스 영역
61: 실리사이드 영역 100: 적층체
101: 측면 500: 불휘발성 반도체 기억장치
본 발명은, 불휘발성 반도체 기억장치의 제조방법에 관한 것으로, 특히 플로팅게이트 전극을 갖는 불휘발성 반도체 기억장치의 제조방법에 관한 것이다.
종래, 불휘발성 반도체 기억장치는, 예를 들면 일본 특허공개 2002-217319호 공보에 개시되어 있다.
상기 공보에 개시된 기술에서는, 게이트 전극을 마스크로 하여 반도체 기판에 불순물을 주입하여 소스 및 드레인 영역을 형성하기 때문에, 게이트 전극이 미세화된 경우에 소스 및 드레인 영역이 쇼트된다. 그 결과, 미세화가 곤란하게 된다고 하는 문제가 있었다.
그래서, 본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 미세화가 가능한 불휘발성 반도체 기억장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 불휘발성 반도체 기억장치의 제조방법은, 복수의 플로팅게이트 전극과, 복수의 플로팅게이트 전극 상에 형성되어 소정의 방향으로 연장되는 콘트롤게이트 전극을 갖고, 측면을 포함하는 복수의 적층체를 반도체 기판의 주표면 상에 형성하는 공정과, 적층체를 덮고, 또한, 주표면에 거의 평행한 정상면을 갖는 층간절연막을 형성하는 공정과, 층간절연막의 정상면 상에 마스크층을 형성하는 공정과, 마스크층을 마스크로 하여 층간절연막을 선택적으로 에칭함으로써, 인접하는 적층체의 사이에 위치하도록 층간절연막에 개구부를 형성하는 공정과, 개구부로부터 주표면에 불순물 이온을 주입함으로써, 복수의 플로팅게이트 전극을 따라 연장되는 소스 영역을 형성하는 공정을 구비한다.
이와 같은 공정을 구비한 불휘발성 반도체 기억장치의 제조방법에서는, 평탄한 정상면에 마스크층을 형성하기 때문에, 마스크층을 우수한 정밀도로 형성할 수 있다. 이 마스크층에 따라 소스 영역을 형성하기 위한 개구를 형성하기 때문에, 미세한 소스 영역을 확실히 형성할 수 있다. 그 결과, 불휘발성 반도체 기억장치의 미세화가 가능해진다.
본 발명의 상기 및 또 다른 목적, 특징, 국면 및 특징은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
[실시예]
이하, 본 발명의 실시예에 관해, 도면을 참조하여 설명한다. 이때, 이하의 실시예에 있어서, 동일 또는 해당하는 부분에 관해서는 동일한 참조부호를 붙이고, 그것의 설명은 반복하지 않는다.
(실시예 1)
도 1a 및 도 1b를 참조하여, 본 발명의 실시예 1에 따른 불휘발성 반도체 기억장치(500)는, 메모리셀 영역(300)과, 주변회로 영역(400)을 갖는다. 메모리셀 영역(300)에서는, 분리절연막으로서의 매립산화막(6)이 형성되어 있다. 매립산화막(6) 상에는 소정의 방향으로 연장되도록 콘트롤게이트 전극(13)이 형성되고, 콘트롤게이트 전극(13)의 아래에는 플로팅게이트 전극(8)이 형성되어 있다. 플로팅게이트 전극(8) 및 콘트롤게이트 전극(13)의 측벽에는 측벽 절연막(사이드월 절연막)(38)이 형성되어 있다. 2개의 콘트롤게이트 전극(13)의 사이에는 소스 영역(43)이 일방향으로 이어져 형성되어 있다. 콘트롤게이트 전극(13)의 한쪽측에 소스 영역(43)이 형성되어 있고, 다른쪽에 불순물 영역(드레인 영역)(34)이 형성되어 있다.
도 1b를 참조하여, 주변회로 영역(400)에서는, 게이트 전극(14)이 형성되어 있고, 게이트 전극(14)의 측벽에는 측벽 절연막(38)이 형성되어 있다.
도 2a를 참조하여, 주변회로 영역(400)에서는, 실리콘 기판(1)의 표면에 트렌치(5)가 형성되어 있다. 트렌치(5)를 실리콘산화막으로 이루어진 매립산화막(6)이 충전하고 있다. 실리콘 기판(1)의 주표면(1f)에는, 저농도의 불순물 영역(37)과, 불순물 영역(37)보다도 불순물 농도가 높은 고농도의 불순물 영역(39)이 형성되어 있다. 불순물 영역 37 및 39는, n형 불순물 또는 p형 불순물을 포함한다.
실리콘 기판(1)의 주표면(1f)에는 게이트절연막으로서의 열산화막(12)이 형성되어 있다. 열산화막(12) 상에는 도프드 폴리실리콘층(13a)과 텅스텐 실리사이드층(13b)으로 이루어진 게이트 전극(14)에 실리콘산화막(35)이 형성되어 있다.
게이트 전극(14) 상에는 실리콘산화막(30) 및 실리콘질화막(31)이 형성되어 있다. 실리콘산화막(30) 및 실리콘질화막(31)에 접촉하도록 측벽 절연막(38)이 형성되어 있다. 실리콘질화막(31)과 측벽 절연막(38)을 덮도록 박막형의 실리콘질화막(40)이 형성되어 있다.
층간절연막(41)은 게이트 전극(14)을 덮도록 형성되어 있다. 층간절연막(41) 상에는 실리콘산화막(62)이 형성되어 있다. 실리콘산화막(62) 및 층간절연막(41)에는, 주표면(1f)에까지 이르는 콘택홀(41a)이 형성되어 있다. 콘택홀(41a)은 복수개 형성되고, 그 각각을 충전하도록 도프드 폴리실리콘으로 이루어진 배선층(28)이 형성되어 있다.
도 2b를 참조하여, 게이트 전극의 게이트폭 방향에서는, 실리콘 기판(1)에 복수의 트렌치(5)가 서로 거리를 두고 형성되어 있다. 트렌치(5)를 매립하도록 매립산화막(6)이 형성되어 있다. 주표면(1f)을 덮도록 터널산화막으로서의 열산화막(7)이 형성되어 있다. 열산화막(7) 및 매립산화막(6) 상에는 도프드 폴리실리콘으로 이루어진 플로팅게이트 전극(8)이 형성되어 있다. 플로팅게이트 전극(8)은 복수개가 섬 형상으로 형성되어 있고, 플로팅게이트 전극(8)을 덮도록 실리콘산화막, 실리콘질화막 및 실리콘산화막의 3층 구조의 ONO막(10)이 형성되어 있다.
ONO막(10) 상에는, 콘트롤게이트 전극(13)이 형성되어 있다. 콘트롤게이트 전극(13)은, 도 2a에 나타낸 도프된 폴리실리콘층(13a) 및 텅스텐실리사이드층(13b)과 동일한 재질로 구성된다. 콘트롤게이트 전극(13)을 덮도록 실리콘산화막(30), 실리콘질화막(31) 및 실리콘질화막(40)이 적층되어 있다. 실리콘질화막(40) 상에는 층간절연막(41), 실리콘산화막(62) 및 배선층(28)이 형성되어 있다.
도 2c를 참조하여, 실리콘 기판(1)의 주표면(1f)에는, 오목부(1u)가 형성되어 있다. 오목부(1u)에는 소스 영역(43)이 형성되어 있고, 소스 영역(43)은, 실리콘 기판(1)에 고융점 금속을 접촉시킴으로써 형성된, 고융점 금속을 포함하는 실리사이드 영역(61)을 포함한다. 소스 영역(43)의 깊이는 D1이다.
소스 영역(43)으로부터 격리되도록 불순물 영역(34)으로 이루어진 드레인 영역이 형성되어 있다. 드레인 영역(불순물 영역(34))의 깊이는 D2이다. 소스 영역(43)의 깊이 D1은 드레인 영역의 깊이 D2보다도 깊다.
실리콘 기판(1)의 주표면을 덮도록 열산화막(7)이 형성되어 있다. 열산화막(7) 상에는, 플로팅게이트 전극(8), ONO막(10), 콘트롤게이트 전극(13)을 포함하는 적층체(100)가 설치되어 있다. 적층체(100)는 측면(101)을 갖고, 그 측면에는 측벽 절연막(38)이 형성되어 있다.
콘트롤게이트 전극(13) 상에는 실리콘산화막(30), 실리콘질화막(31) 및 실리콘질화막(40)이 퇴적되어 있다. 이때, 도프드 폴리실리콘층(13a) 및 플로팅게이트 전극(8)의 측면에는 실리콘산화막(35)이 형성되어 있다. 적층체(100)를 덮도록 층 간절연막(41), 실리콘산화막(62) 및 배선층(28)이 형성되어 있다.
불휘발성 반도체 기억장치는, 주표면(1f)을 갖는 반도체 기판으로서의 실리콘 기판(1)과, 플로팅게이트 전극(8)과 소정의 방향으로 연장되는 콘트롤게이트 전극(13)을 갖고, 주표면(1f) 상에 형성되며, 측면(101)을 포함하는 적층체(100)와, 적층체(100)의 양측에서 실리콘 기판(1)에 형성된 소스 영역(43) 및 불순물 영역(드레인 영역)(34)과, 적층체(100)의 측면(101)을 덮는 측벽 절연막(38)을 구비한다. 소스 영역(43)은 주표면(1f)으로부터 불순물 영역(드레인 영역)(34)보다도 깊은 부분에 위치한다.
분리절연막으로서의 매립산화막(6)이 실리콘산화막을 포함하고, 측벽 절연막(38)이 실리콘질화막을 포함한다. 소스 영역(43)의 일부분인 실리사이드 영역(61)은, 측벽 절연막(38)을 마스크로 하여 실리콘 기판(1)을 금속화함으로써 형성된다.
도 3을 참조하여, 실리콘 기판(1)에는 매립산화막(6)이 형성되어 있다. 매립산화막(6)의 사이에 소스 영역(43)이 형성되어 있다. 소스 영역(43)은, 실리사이드 영역(61)을 포함한다.
매립산화막(6) 상에는 콘트롤게이트 전극(13), 실리콘산화막(30), 실리콘질화막(31) 및 실리콘질화막(40)이 형성되어 있다.
실리콘질화막(40)을 덮도록 층간절연막(41) 및 실리콘산화막(62)이 형성되어 있다. 실리콘산화막(62) 상에 배선층(28)이 형성되어 있다.
도 4를 참조하여, 실리콘 기판(1)에는 트렌치(5)가 형성되어 있다. 트렌치(5)의 표면에는, 실리사이드 영역(61)을 포함하는 소스 영역(43)이 형성되어 있다. 소스 영역(43)은 트렌치(5)의 표면을 따라 연장된다.
실리콘 기판(1)의 표면에는 복수의 분리절연막으로서의 매립산화막(6)이 형성되어 있다. 소스 영역(43)및 실리사이드 영역(61)의 일부분이 복수의 매립산화막(6)의 사이에 형성되어 있다.
다음에, 도 2에 나타낸 불휘발성 반도체 기억장치의 제조방법에 관해, 도 5 내지 도 28을 참조하여 설명한다. 이때, 도 5a 내지 도 25a, 도 27a 및 도 28a에 나타낸 단면은 도 2a에 나타낸 단면에 대응하고, 도 5b 내지 도 25b, 도 27b 및 도 28b에 나타낸 단면은 도 2b에 나타낸 단면에 대응하며, 도 5c 내지 도 25c, 도 27c 및 도 28c에 나타낸 단면은 도 2c에 나타낸 단면에 대응한다. 도 5a 내지 도 5c를 참조하여, 반도체 기판으로서의 실리콘 기판(1)의 주표면(1f)에, 두께가 20 nm 정도인 열산화막(2)을 형성한다. 이어서, 두께 200 nm의 실리콘질화막(3)을 퇴적한다. 실리콘질화막(3) 상에 레지스트를 도포하고 레지스트를 사진제판함으로써 레지스트 패턴(4)을 형성한다.
도 6a 내지 도 6c를 참조하여, 레지스트 패턴(4)을 마스크로 하여, 실리콘질화막(3) 및 열산화막(2)을 드라이에칭한다. 레지스트 패턴(4)을 제거한 후, 패터닝된 실리콘질화막(3) 및 열산화막(2)을 마스크로 하여 실리콘 기판(1)을 드라이에칭한다. 이에 따라 깊이가 약 300 nm인 트렌치(5)를 형성한다.
도 7a 내지 도 7c를 참조하여, 트렌치(5)를 에칭할 때의 플라즈마 손상층을 제거하기 위함과, 트렌치(5)의 코너 부분에서의 전계집중을 막기 위한 트렌치 코너 의 둥글게 만듦 등을 목적으로 하여, 트렌치(5)의 내벽을 깊이 30 nm 정도를 열산화한 후에, 두께가 약 500 nm의 매립산화막(6)을 퇴적한다. 이에 따라, 트렌치(5)에 산화막을 매립한다.
도 8a 내지 도 8c를 참조하여, 매립산화막(6)을 화학적기계적연마법(CMP)에 의해 평탄화한다.
도 9a 내지 도 9c를 참조하여, 매립산화막(6)을 희불산을 사용하는 것에 의해 소정의 양 만큼 웨트에칭한다.
도 10a 내지 도 10c를 참조하여, 실리콘질화막(3)을 뜨거운 인산으로 제거한다. 이 시점에서, 트렌치 소자분리(STI: shallow trench isolation)가 형성된다.
도 11a 내지 도 11c를 참조하여, n형 웰영역, p형 웰영역(도시하지 않음)을 형성하기 위한 이온주입을 행한다. 그후, 열산화막(2)을 희불산으로 제거한다.
도 12a 내지 도 12c를 참조하여, 메모리셀의 터널산화막이 되는, 두께가 약 10 nm인 열산화막(7)을 형성한다. 더구나, 메모리셀의 플로팅게이트 전극이 되는, 두께가 약 100 nm 정도인 인이 첨가된 도프드 폴리실리콘층(8a)을 형성한다. 도프드 폴리실리콘층(8a) 위에 레지스트를 도포하고, 레지스트를 사진제판함으로써 레지스트 패턴(9)을 형성한다.
도 13a 내지 도 13c를 참조하여, 레지스트 패턴(9)을 마스크로 하여, 도프드 폴리실리콘층(8a)을 드라이에칭함으로써, 플로팅게이트 전극의 게이트폭 방향의 패터닝을 행한다. 레지스트 패턴(9)을 제거한 후, 도프드 폴리실리콘층(8a) 상에, 두께가 약 5 nm인 열산화막을 형성하고, 이어서 실리콘질화막 및 실리콘산화막을 퇴 적함으로써, 산화막/질화막/산화막의 3층으로 이루어진 ONO막(10)을 형성한다.
도 14a 내지 도 14c를 참조하여, 실리콘 기판(1) 상에 레지스트를 도포하고, 이 레지스트를 사진제판함으로써 레지스트 패턴(11)을 형성한다. 레지스트 패턴(11)은 주변회로 영역(400)을 노출시키고, 메모리셀 영역(300)을 덮는다.
도 15a 내지 도 15c를 참조하여, 레지스트 패턴(11)을 마스크로 하여, 주변회로 영역(400)의 ONO막(10) 및 도프드 폴리실리콘층(8a)을 드라이에칭에 의해 제거한다. 그후, 희불산에 의해 열산화막(7)을 제거한다.
도 16a 내지 도 16c를 참조하여, 레지스트 패턴(11)을 제거한 후, 주변회로 영역(400)의 게이트산화막이 되는, 두께가 약 15 nm인 열산화막(12)을 형성한다. 이어서, 메모리셀 영역(300)의 콘트롤게이트 전극 및 주변회로 영역(400)의 게이트 전극이 되는, 두께가 약 100 nm인 인이 도우프된 도프드 폴리실리콘층(13a), 및 텅스텐실리사이드(WSi)층(13b)을 퇴적한다. 더구나, 그 위에, 두께가 약 10 nm인 실리콘산화막(30), 두께가 약 200 nm인 실리콘질화막(31)을 퇴적한다.
실리콘질화막(31) 상에 레지스트를 도포하고, 이 레지스트를 사진제판함으로써 레지스트 패턴(32)을 형성한다.
도 17a 내지 도 17c를 참조하여, 레지스트 패턴(32)을 마스크로 하여, 실리콘질화막(31) 및 실리콘산화막(30)을 드라이에칭한다. 레지스트 패턴(32)을 제거한 후에, 패터닝된 실리콘질화막(31) 및 실리콘산화막(30)을 마스크로 하여, 텅스텐실리사이드(WSi)층(13b) 및 도프드 폴리실리콘층(13a)을 드라이에칭하는 것에 의해, 메모리셀 영역(300)의 콘트롤게이트 전극(13) 및 주변회로 영역(400)의 게이트 전 극(14)을 형성한다.
도 18a 내지 도 18c를 참조하여, 실리콘 기판(1)을 덮도록 레지스트를 도포한다. 레지스트를 사진제판함으로써 레지스트 패턴(33)을 형성한다. 레지스트 패턴(33)은 주변회로 영역(400)을 덮는다.
도 19a 내지 도 19c를 참조하여, 레지스트 패턴(33) 및 패터닝된 실리콘질화막(31), 실리콘산화막(30), 텅스텐실리사이드층(13b) 및 도프드 폴리실리콘층(13a)을 마스크로 하여, 메모리셀 영역(300)의 ONO 막(10) 및 도프드 폴리실리콘층(8a)을 드라이에칭함으로써, 플로팅게이트 전극의 게이트 길이(L) 방향의 패터닝을 행한다. 이에 따라, 플로팅게이트 전극(8)을 형성한다. 이어서, 실리콘 기판(1)에 불순물 이온을 주입함으로써, 메모리셀 영역(300)에 있어서 불순물 영역 34 및 143을 형성한다. 불순물 영역 34는 드레인 영역이다. 그후, 레지스트 패턴(33)을 제거한다.
도 20a 내지 도 20c를 참조하여, 도프드 폴리실리콘층(13a) 및 플로팅게이트 전극(8)의 측벽에, 열산화에 의해 두께가 약 10 nm인 실리콘산화막(35)을 형성한다. 실리콘 기판(1)에 불순물 이온을 주입함으로써 주변회로 영역(400)에 불순물 영역(37)을 형성한다. 실리콘 기판(1)의 전체면을 덮도록 두께가 약 100 nm인 실리콘질화막(36)을 퇴적한다.
도 21a 내지 도 21c를 참조하여, 실리콘질화막(36)을 에치백함으로써 측벽 절연막(38)을 형성한다. 다음에, 불순물 이온을 주입함으로써 주변회로 영역(400)의 고농도의 불순물 영역(39)을 형성한다.
도 22a 내지 도 22c를 참조하여, 에칭 스톱퍼가 되는, 두께가 약 20 nm인 실리콘질화막(40)을 퇴적한다. 그후, 두께가 약 1000 nm인 BPSG(붕소인실리케이트 글라스)로 이루어진 층간절연막(41)을 퇴적한다. 층간절연막(41)을 CMP법 등에 의해 평탄화한다.
도 23a 내지 도 23c를 참조하여, 층간절연막(41) 상에 레지스트를 도포한다. 이 레지스트를 사진제판함으로써, 주변회로 영역(400) 및 메모리셀 영역(300)의 드레인 절반을 덮는 레지스트 패턴(42)을 형성한다. 이 시점에서 하지인 층간절연막(41)의 정상면(41t)은 주표면(1f)과 거의 평행하고, 또한 평탄하기 때문에, 고정밀도의 사진제판을 행할 수 있다.
도 24a 내지 도 24c를 참조하여, 레지스트 패턴(42)을 마스크로 하여 층간절연막(41)을 드라이에칭한다. 이에 따라, 메모리셀 영역(300)의 소스 영역 상에, 콘트롤게이트 전극(13)과 평행한 홈(41h)을 형성한다. 이때, 실리콘질화막(40)이 에칭되지 않고, 층간절연막(41)이 에칭되기 쉬운 조건, 즉 실리콘질화막(40)과의 선택비가 높은 에칭조건을 적용함으로써, 실리콘질화막(40)을 꿰뚫고 나가지 않도록 한다.
도 25a 내지 도 25c를 참조하여, 에칭조건을 변경하여 실리콘질화막(40)을 에칭한다. 더구나, 다시 실리콘질화막과의 선택비가 높은 조건으로 변경하여, 매립산화막(6)을 제거한다. 도 25c에 도시된 것과 같이, 실리콘 기판(1)에는 오목부(1u)가 형성된다. 도 26에 도시된 것과 같이, 매립산화막을 제거한 후, 화살표 161로 나타낸 방향으로부터 이온주입을 행하는 것에 의해 게이트 폭방향의 인접 메모리셀의 불순물 영역이 접속되어 소스 영역(43)이 형성된다. 즉, 도 26에 나타낸 바와 같이, 소스 영역(43)은 트렌치(5)를 따라 형성된다. 이때, 이 공정의 앞에서는, 게이트 폭방향의 인접하는 메모리셀 사이는 트렌치 소자분리에 의해 불순물 영역이 분리되어 있다.
도 27a 내지 도 27c를 참조하여, 두께가 10 nm 정도인 코발트 또는 티타늄 등의 고융점 금속층(60)을 퇴적한다.
도 28a 내지 도 28c를 참조하여, 실리사이드화하기 위한 열처리를 행한다. 그후, 미반응의 고융점 금속층(60)을 제거한다. 이 시점에서는, 소스 영역(43)의 표면만 실리콘이 노출되어 있기 때문에, 소스 영역(43)의 표면이 실리사이드 영역(61)이 된다.
도 2a 내지 도 2c를 참조하여, 두께가 약 500 nm인 실리콘산화막(62)을 퇴적함으로써 소스 영역(43) 표면을 덮는다. 그후, 실리콘산화막(62) 상에 레지스트를 도포하고, 레지스트를 사진제판함으로써 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여 실리콘산화막(62) 및 층간절연막(41)을 에칭함으로써, 콘택홀(41a)을 형성한다. 콘택홀(41a)은 실리콘 기판(1)의 주표면(1f)까지 이른다. 콘택홀(41a)을 덮도록 도프드 폴리실리콘층을 형성하고, 이 도프드 폴리실리콘층을 소정의 형상으로 패터닝함으로써 배선층(28)을 형성한다. 이에 따라, 도 2a∼도 2c에 나타낸 불휘발성 반도체 기억장치가 완성된다.
이상과 같은 불휘발성 반도체 기억장치의 제조방법은, 복수의 플로팅게이트 전극(8)과, 복수의 플로팅게이트 전극(8) 상에 형성되어 소정의 방향으로 연장되는 콘트롤게이트 전극(13)을 갖고, 측면(101)을 포함하는 복수의 적층체(100)를 실리콘 기판(1)의 주표면(1f) 상에 형성하는 공정과, 복수의 적층체(100)의 측면(101)과 실리콘 기판(1)의 주표면(1f)을 덮는 절연막으로서의 실리콘질화막(36)을 형성하는 공정과, 실리콘질화막(36)을 에치백하는 동시에, 적층체(100)의 측면(101)을 덮는 실리콘질화막(36)을 잔존시켜 측벽 절연막(38)을 형성하는 공정과, 적층체(100)와 측벽 절연막(38)을 덮고, 또한, 주표면(1f)에 거의 평행한 정상면(41t)을 갖는 층간절연막(41)을 형성하는 공정과, 층간절연막(41)의 정상면(41t) 상에 마스크층으로서의 레지스트 패턴(42)을 형성하는 공정과, 레지스트 패턴(42)을 마스크로 하여 층간절연막(41)을 선택적으로 에칭함으로써, 인접하는 적층체(100)에 형성된 측벽 절연막(38)의 사이에 위치하도록 층간절연막(41)에 개구부로서의 홈(41h)을 형성하는 공정과, 홈(41h)으로부터 주표면(1f)에 불순물 이온을 주입함으로써, 복수의 플로팅게이트 전극(8)을 따라 연장되는 소스 영역(43)을 형성하는 공정을 구비한다. 불휘발성 반도체 기억장치의 제조방법은, 소스 영역(43)의 일부분을 금속화하는 공정으로서 실리사이드 영역(61)을 형성하는 공정을 더 구비한다.
불휘발성 반도체 기억장치의 제조방법은, 복수의 플로팅게이트 전극(8)과, 복수의 플로팅게이트 전극(8) 상에 형성되고 소정의 방향으로 연장되는 콘트롤게이트 전극(13)을 갖고, 측면(101)을 포함하는 복수의 적층체(100)를 실리콘 기판(1)의 주표면(1f) 상에 형성하는 공정과, 적층체(100)를 덮는 실리콘질화막(36)을 형성하는 공정과, 실리콘질화막(36)을 에치백함으로써, 복수의 적층체(100)의 측면(101)을 덮는 측벽절연막(38)을 형성하는 공정과, 측벽 절연막(38)을 마스크로 하여 실리콘 기판(1)에 불순물을 주입함으로써, 복수의 적층체(100)의 사이에서 실리콘 기판(1)에, 복수의 플로팅게이트 전극(8)을 따라 연장되는 소스 영역(43)을 형성하는 공정을 구비한다.
불휘발성 반도체 기억장치의 제조방법은, 실리콘 기판(1)에 복수의 분리절연막으로서의 매립산화막(6)을 형성하는 공정을 더 구비하고, 소스 영역(43)의 일부분이 복수의 매립산화막의 사이에 형성되어 있다. 측벽 절연막(38) 상에 실리콘질화막(40)이 형성된다. 불휘발성 반도체 기억장치의 제조방법은, 측벽 절연막(38) 및 실리콘질화막(40)을 마스크로 하여 소스 영역(43)의 일부분을 금속화하는 공정을 더 구비한다.
이상과 같이 구성된 불휘발성 반도체 기억장치에서는, 우선, 소스 영역(43)은 실리사이드 영역(61)을 포함한다. 그 결과, 소스 영역(43)의 저항을 작게 할 수 있다. 더구나, 소스 영역(43)의 깊이가 드레인 영역으로서의 불순물 영역(34)보다도 깊어, 소스 영역(43)은, 측벽 절연막(38)을 마스크로 하여 실리콘 기판(1)을 에칭하여 설치된 오목부(1u)에 형성된다. 그 결과, 소스 영역(43)과 플로팅게이트 전극(8)의 거리를 멀리 할 수 있어, 소스 영역(43)과 플로팅게이트 전극(8)의 쇼트를 방지할 수 있다.
더구나, 도 3에 나타낸 바와 같이, 복수의 매립산화막(6)의 사이에 소스 영역(43)이 형성되기 때문에, 분리영역으로서의 매립산화막(6)의 사이의 공간을 유효하게 활용할 수 있다.
또한, 자기정합적으로 형성된 측벽 절연막(38)을 마스크로 하여 실리콘 기판(1)에 불순물을 주입함으로써 소스 영역(43)이 형성되기 때문에, 복수의 적층체의 간격이 미세화되어도, 복수의 적층체(100)의 사이에 확실하게 소스 영역(43)을 형성할 수 있다. 그 결과, 불휘발성 반도체 기억장치의 미세화가 가능해진다.
더구나, 평탄한 정상면(41t)에 레지스트 패턴(42)을 형성하기 때문에, 레지스트 패턴(42)을 형성하는 공정에서의 위치맞춤의 마진을 확대하여, 스케일러빌리티를 향상시킬 수 있다. 이 제조방법에서는, SAC(셀프얼라인콘택)과 마찬가지로 질화막에 대해 자기정합적으로 소스 영역(43)이 형성된다. 오목부(1u)를 형성하는 공정에서는, 플로팅게이트 전극(8)의 아래의 열산화막(7)이 측벽 절연막(38)으로 보호되고 있기 때문에, 플라즈마 손상을 받지 않는다고 하는 효과가 있다.
또한, 이 제조방법에서는, 메모리셀 영역(300)의 드레인 영역 및 주변회로 영역의 소스 및 드레인 영역은 실리사이드화되지 않는다. 실리사이드화는, 저항을 하강시키는 효과가 있는 반면에, 접합 리이크의 증대를 초래할 우려가 있다. 가장 저항을 하강시키고 싶은 소스 영역(43)만이 실리사이드화함으로써, 상기 문제의 발생을 방지할 수 있다.
(실시예 2)
도 29a 내지 도 29c를 참조하여, 본 발명의 실시예 2에 따른 불휘발성 반도체 기억장치에서는, 실리콘산화막(51)이 형성되어 있는 점에서, 실시예 1에 따른 불휘발성 반도체 기억장치와 다르다.
다음에, 도 29에 나타낸 불휘발성 반도체 기억장치의 제조방법에 관해 설명한다. 도 30a 내지 도 35a, 도 37a 및 도 38a에 나타낸 단면은 도 29a에 나타낸 단면에 대응하고, 도 30b 내지 도 35b, 도 37b 및 도 38b에 나타낸 단면은 도 29b에 나타낸 단면에 대응하며, 도 30c 내지 도 35c, 도 37c 및 도 38c에 나타낸 단면은 도 29c에 나타낸 단면에 대응한다. 도 30a 내지 도 30c를 참조하여, 먼저, 실시예 1과 같은 공정에 따라, 주변회로 영역(400)에서는 게이트 전극(14)을 형성하고, 메모리셀 영역(300)에서는 적층체(100)를 형성한다.
도 31a 내지 도 31c를 참조하여, 열산화에 의해, 도프드 폴리실리콘층(13a) 및 플로팅게이트 전극(8)의 측벽을 열산화하는 것에 의해, 두께가 10nm 정도의 실리콘산화막(35)을 형성한다. 다음에, 실리콘 기판(1)에 이온주입을 함으로써 주변회로 영역(400)에서 저농도의 불순물 영역(37)을 형성한다. 그후, 실리콘 기판(1)을 덮도록 두께가 약 50 nm인 실리콘질화막(40)을 형성한다.
도 32a 내지 도 32c를 참조하여, 두께가 약 100 nm인 실리콘산화막(51)을 퇴적한 후, 실리콘산화막(51) 상에 레지스트를 도포한다. 레지스트를 사진제판하는 것에 의해 레지스트 패턴(52)을 형성한다.
도 33a 내지 도 33c를 참조하여, 주변회로 영역(400)의 실리콘산화막(51)을 에칭함으로써 실리콘산화막(53)을 형성한다. 그후, 주변회로 영역(400)에 불순물 이온을 주입함으로써 주변회로 영역(400)의 고농도의 불순물 영역(39)을 형성한다.
이때, 실시예 1에서는, 자기정합적으로 소스 영역을 형성하기 위한 메모리셀 영역의 측벽 절연막과, 주변회로 영역(400)의 트랜지스터의 소스 및 드레인 영역의 구조를 LDD(lightly-doped-drain) 구조로 하기 위한 측벽 절연막을 동시에 형성하지만, 이 방법에서는, 각각의 측벽 절연막에 최적의 측벽 폭이 일치하지 않을 가능성이 있다.
자기정합적으로 소스 영역을 형성하기 위해 필요한 최소폭의 측벽 절연막을 형성하는 경우, 그때 동시에 형성된 주변회로 영역의 트랜지스터의 측벽 절연막의 폭이, 메모리셀 영역에 필요한 최소의 측벽 절연막의 폭보다 작으면 이들을 양립시키기 위해 메모리셀 영역(300)의 측벽 절연막의 폭을 크게 할 필요가 있다. 그 결과, 메모리셀 영역(300)이 확대된다.
그것에 대해, 본 실시예에서는, 메모리셀 영역(300)과 주변회로 영역(400)의 측벽 절연막의 폭을 독립하여 설치할 수 있기 때문에, 실시예 1보다도 메모리셀 영역(300)을 축소하는 것이 가능하다.
도 34a 내지 도 34c를 참조하여, 두께가 약 1000 nm인 BPSG로 이루어진 층간절연막(41)을 퇴적한다. 층간절연막(41)을 CMP 등에 의해 평탄화하여 주표면(1f)에 거의 평행한 정상면(41t)을 형성한다. 층간절연막(41)의 정상면(41t) 상에 레지스트를 도포하고, 레지스트를 사진제판하여 레지스트 패턴(56)을 형성한다. 레지스트 패턴(56)은, 주변회로 영역(400) 및 메모리셀의 드레인측 절반을 덮는다. 레지스트 패턴(5)을 마스크로 하여 층간절연막(41)을 드라이에칭함으로써, 소스 영역 상에 콘트롤게이트 전극(13)과 평행한 홈(41h)을 형성한다. 이때, 실리콘질화막이 에칭되기 어렵고, BPSG가 에칭되기 쉬운 조건, 즉, 실리콘질화막(40)과의 선택비가 높은 에칭조건을 적용함으로써, 실리콘질화막(40)을 꿰뚫고 나가지 않도록 한다. 이 시점에서는 하지가 평탄하기 때문에, 실시예 1과 마찬가지로 고정밀도의 사진제판을 행할 수 있다.
도 35a 내지 도 35c를 참조하여, 에칭조건을 변경하여, 실리콘질화막(40)을 에치백하여 측벽 절연막(40a)을 형성한다. 여기까지는, 자기정합적으로 콘택홀이 형성되는 SAC(self align contact)과 동일한 방법으로, 홀 패턴이 라인패턴으로 변하였을 뿐이다. 더구나, 다시 실리콘질화막과의 선택비가 높은 조건으로 변경하여 매립산화막(6)을 제거한다. 그후, 화살표 161로 나타낸 방향에서, 불순물 이온을 주입함으로써, 플로팅게이트 전극(8)의 나란한 방향을 따라 연장되는 소스 영역(43)을 형성한다. 도 36에 나타낸 바와 같이, 소스 영역(43) 상에서는 매립산화막(6)이 제거된다.
도 37a 내지 도 37c를 참조하여, 두께가 10 nm 정도의 코발트 또는 티타늄 등의 고융점 금속층(60)을 퇴적한다.
도 38a 내지 도 38c를 참조하여, 실리사이드화하기 위한 열처리를 행한다. 그후, 미반응된 고융점 금속층(60)을 제거한다. 이 시점에서는, 소스 영역(43)의 표면만 실리콘이 노출되어 있기 때문에, 소스 영역(43)의 표면이 실리사이드 영역(61)이 된다.
도 29a 내지 도 29c를 참조하여, 두께가 약 500 nm인 실리콘산화막(62)을 퇴적함으로써 소스 영역(43) 표면을 덮는다. 그후, 실리콘산화막(62) 상에 레지스트를 도포하고, 레지스트를 사진제판함으로써 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여 실리콘산화막(62) 및 층간절연막(41)을 에칭함으로써, 콘택 홀(41a)을 형성한다. 콘택홀(41a)은 실리콘 기판(1)의 주표면(1f)까지 이른다. 콘택홀(41a)을 덮도록 도프드 폴리실리콘층을 형성하고, 이 도프드 폴리실리콘층을 소정의 형상으로 패터닝함으로써 배선층(28)을 형성한다. 이에 따라, 도 29에 나타낸 불휘발성 반도체 기억장치가 완성된다.
(실시예 3)
도 39a 내지 도 41을 참조하여, 본 발명의 실시예 3에 따른 불휘발성 반도체 기억장치에서는, 소스 영역(43)의 일부분이 금속화(실리사이드화)되어 있지 않은 점에서, 실시예 1에 따른 불휘발성 반도체 기억장치와 다르다. 소스 영역(43)의 표면이 금속화되어 있지 않기 때문에, 소스 영역(43)이 실리콘산화막(62)에 직접 접촉하고 있다.
이러한 불휘발성 반도체 기억장치의 제조방법은, 실시예 1의 반도체장치의 제조방법으로부터, 도 27a∼도 28c에 나타낸 공정을 제거한 것이 된다. 즉, 도 27a∼도 28c의 실리사이드화의 공정을 생략함으로써, 도 39a 내지 도 41에 나타낸 불휘발성 반도체 기억장치가 완성된다.
이러한 불휘발성 반도체 기억장치 및 그 제조방법에서는, 소스 영역(43)의 실리사이드화에 의한 효과는 없지만, 그 이외에서는 실시예 1과 동일한 효과가 있다.
(실시예 4)
도 42a∼도 42c를 참조하여, 본 발명의 실시예 4에 따른 불휘발성 반도체 기억장치에서는, 소스 영역(43)의 일부분이 금속화(실리사이드화)되어 있지 않은 점에서, 실시예 2에 따른 불휘발성 반도체 기억장치와 다르다.
이러한 불휘발성 반도체 기억장치의 제조방법은, 실시예 2의 반도체장치의 제조방법으로부터, 도 37a∼도 38c에 나타낸 공정을 제거한 것이 된다. 즉, 도 37a∼도 38c의 실리사이드화의 공정을 생략함으로써, 도 42a∼도 42c에 나타낸 불휘발성 반도체 기억장치가 완성된다.
이러한 불휘발성 반도체 기억장치 및 그 제조방법에서는, 소스 영역(43)의 실리사이드화에 의한 효과는 없지만, 그 이외에서는 실시예 2와 동일한 효과가 있다.
본 발명을 상세히 설명하고 예시하였지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하기 위한 것이 아니며, 본 발명의 정신과 범위는 첨부의 특허청구범위에 의해서만 한정되는 것이 명확하게 이해될 것이다.
본 발명에 따르면, 미세화가 가능한 불휘발성 반도체 기억장치를 제공할 수 있다.

Claims (3)

  1. 복수의 플로팅게이트 전극과, 복수의 플로팅게이트 전극 상에 형성되고 소정의 방향으로 연장되는 콘트롤게이트 전극을 갖고, 측면을 포함한 복수의 적층체를 반도체 기판의 주표면 상에 형성하는 공정과,
    상기 적층체를 덮고, 상기 주표면에 거의 평행한 정상면을 갖는 층간절연막을 형성하는 공정과,
    상기 층간절연막의 정상면 상에 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여 상기 층간절연막을 선택적으로 에칭함으로써, 인접하는 상기 적층체의 사이에 위치하도록 층간절연막에 개구부를 형성하는 공정과,
    상기 개구부로부터 상기 주표면에 불순물 이온을 주입함으로써, 복수의 플로팅게이트 전극을 따라 연장되는 소스 영역을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  2. 복수의 플로팅게이트 전극과, 복수의 플로팅게이트 전극 상에 형성되고 소정의 방향으로 연장되는 콘트롤게이트 전극을 갖고, 측면을 포함하는 복수의 적층체를 반도체 기판의 주표면 상에 형성하는 공정과,
    상기 적층체를 덮는 절연막을 형성하는 공정과,
    상기 절연막을 에치백함으로써, 상기 복수의 적층체의 측면을 덮는 측벽 절연막을 형성하는 공정과,
    상기 측벽 절연막을 마스크로 하여 상기 반도체 기판에 불순물을 주입함으로써, 상기 복수의 적층체의 사이에서 상기 반도체 기판에, 상기 복수의 플로팅게이트 전극을 따라 연장되는 소스 영역을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  3. 제 2항에 있어서,
    상기 반도체 기판에 복수의 분리절연막을 형성하는 공정을 더 구비하고, 상기 소스 영역의 일부분이 상기 복수의 분리절연막의 사이에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
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