KR100833446B1 - 플래시 메모리 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 소자 분리막이 형성된 반도체 기판, 반도체 기판상에 형성된 다수의 메모리 셀들, 다수의 메모리 셀 들의 양단에 형성되는 선택 트랜지스터들, 서로 이웃하는 선택 트랜지스터들의 사이에 위치하고, 유전체막 콘택홀을 포함하며 선택 트랜지스터들을 구성하는 요소와 동일한 요소를 포함하는 콘택 플러그를 포함하는 플래시 메모리 소자로 이루어진다.
플래시, 소오스, 드레인, 콘택 플러그, 이온주입

Description

플래시 메모리 소자 및 제조방법{Flash memory device and manufacturing method thereof}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 게이트 절연막
104, 204 : 제 1 캐핑막 106, 206 : 제 1 마스크막 패턴
108, 208 : 제 1 도전막 110, 210 : 유전체막
112, 212 : 제 2 캐핑막 114, 214 : 제 2 마스크막 패턴
116, 216 : 제 2 도전막 118, 218 : 금속막
120, 220 : 하드 마스크막 패턴 122, 222 : N형 정션
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 소오스 콘택을 셀 게이트와 동시에 형성함으로써 공정을 단순하게 하고, 소오스 선택 라인 및 소오스 콘택 간 형성 마진을 확보할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 다수의 메모리 셀(cell) 들을 포함하고, 다수의 메모리 셀 들의 양 단에는 소오스 선택 트랜지스터(source select transistor) 및 드레인 선택 트랜지스터(drain select transistor)가 형성되어 스트링 구조를 이룬다.
이러한 플래시 메모리 소자는 일반적으로 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제 1 도전막, 유전체막, 제 2 도전막이 적층된 게이트 구조로 형성된다. 게이트를 형성하는 공정으로 메모리 셀 들, 소오스 및 드레인 선택 트랜지스터를 동시에 형성한다. 메모리 셀 들, 소오스 및 드레인 선택 트랜지스터가 덮히도록 절연막을 형성한다. 그리고 나서 소오스 선택 트랜지스터 간 및 드레인 선택 트랜지스터 간에 콘택홀을 형성하고 금속막을 채워 넣음으로써 소오스 콘택 및 드레인 콘택을 형성한다.
본 발명은 게이트 형성 후에 소오스 콘택을 형성하는 공정을 게이트 형성 시 동시에 형성함으로써 비저항을 낮추고, 공정을 단순하게 하여 시간 및 비용을 감소할 수 있도록 하는 데 있다.
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판을 포함한다. 반도체 기판상에 형성된 다수의 메모리 셀들을 포함한다. 다수의 메모리 셀 들의 양단에 형성되는 선택 트랜지스터들을 포함한다. 서로 이웃하는 선택 트랜지스터들의 사이에 위치하고, 유전체막 콘택홀을 포함하며 선택 트랜지스터들을 구성하는 요소와 동일한 요소를 포함하는 콘택 플러그를 포함하는 플래시 메모리 소자로 이루어진다.
선택 트랜지스터는 유전체막 콘택홀을 포함하고, 콘택 플러그는 유전체막 콘택홀 및 게이트 절연막 콘택홀을 더욱 포함한다.
메모리 셀 들, 선택 트랜지스터들 및 콘택 플러그는 유전체막 및 게이트 전극이 적층된 구조로 구성된다.
선택 트랜지스터 및 콘택 플러그는 유전체막 콘택홀을 더욱 포함하고, 콘택 플러그는 소오스 콘택 플러그 및 드레인 콘택 플러그 또는 소오스 콘택 플러그 및 드레인 콘택 플러그 중 어느 하나로 이루어진다.
콘택 플러그 하부의 반도체 기판에 형성된 제 1 정션과 메모리 셀 및 선택 트랜지스터 간의 반도체 기판에 형성된 제 2 정션을 포함하며, 선택 트랜지스터 간에 형성된 제 2 정션과 제 1 정션은 서로 접한다.
반도체 기판상에 게이트 절연막을 형성한다. 게이트 절연막에 게이트 절연막 콘택홀을 형성한다. 게이트 절연막 상에 제 1 도전막을 형성한다. 제 1 도전막 상에 유전체막을 형성한다. 유전체막에 유전체막 콘택홀을 형성한다. 유전체막을 포 함한 전체구조 상부에 제 2 도전막을 형성한다. 제 2 도전막, 유전체막 및 제 1 도전막을 패터닝하여 메모리 셀, 선택 트랜지스터 및 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 포함한다.
게이트 절연막 콘택홀을 통하여 노출된 반도체 기판에 제 1 정션을 형성하고, 메모리 셀, 선택 트랜지스터 및 콘택 플러그 간의 노출된 반도체 기판에 제 2 정션을 형성하는 단계를 더욱 포함한다.
콘택 플러그는 소오스 콘택 플러그 및 드레인 콘택 플러그 또는 소오스 콘택 플러그 및 드레인 콘택 플러그 중 어느 하나로 형성한다.
제 1 도전막을 형성하기 전에 게이트 절연막 상부에 제 1 캐핑막을 형성한다. 제 2 도전막을 형성하기 전에 상기 유전체막 상부에 제 2 캐핑막을 형성하는 단계를 더 포함한다.
제 1 및 제 2 캐핑막은 폴리 실리콘막으로 형성되고, 제 1 및 제 2 캐핑막은 5 내지 200㎛의 두께로 형성한다.
게이트 절연막 패턴의 개방되는 영역의 폭은 콘택 플러그 폭의 1/2보다 크고, 이웃하는 선택 트랜지스터 간 간격의 1/2보다 작게 형성한다.
제 1 및 제 2 이온주입 공정은 N 타입의 도펀트를 사용하고, N 타입의 도펀트는 인(P) 또는 비소(As)를 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, P 타입의 반도체 기판(100)상에 게이트 절연막(102), 제 1 캐핑막(104) 및 제 1 마스크막 패턴(106)을 형성한다. 제 1 캐핑막(104)은 게이트 절연막(102)을 보호하거나 후속 제 1 도전막과 게이트 절연막(102) 간의 접합성을 향상시키기 위하여 폴리 실리콘막으로 형성된다. 제 1 캐핑막(104)은 소오스 콘택(source contact)에서의 단차를 감소시키기 위하여 매우 얇은 두께로 형성한다. 이에 따라, 제 1 캐핑막(104)은 5 내지 200㎛의 두께로 형성한다. 한편, 후속 공정에서 소오스 선택라인(source select line: SSL) 사이에는 공통 소오스가 형성되는데, 제 1 마스크막 패턴(106)은 공통 소오스가 형성될 영역을 노출시키는 개구부를 갖는다. 구체적으로, 제 1 마스크막 패턴(106)에 형성된 개구부의 폭(S1)은 공통 소오스의 폭보다 좁고 공통 소오스 폭의 1/2보다는 크게 형성된다. 또한, 개구부가 형성된 영역은 후속 공정에서 소오스 콘택 라인이 형성될 영역이 되므로, 양쪽에 형성될 소오스 라인과의 간격이 균일하게 유지될 수 있도록 개구부의 위치가 정해지는 것이 바람직하다. 이러한 제 1 마스크막 패턴(106)을 식각 마스크로 사용하여 제 1 캐핑막(104) 및 게이트 절연막(102)의 노출된 영역을 제거한다. 이로써, 반도체 기판(100)의 일부가 노출된다.
노출된 반도체 기판(100)에 고농도의 제 1 이온주입 공정으로 정션(N)을 형성한다. 정션(N)은 N 타입의 인(P) 또는 비소(As)를 주입하여 형성한다. 정션(N)은 공통 소오스보다 좁은 폭으로 형성되며, 공통 소오스의 일부가 된다.
도 1b를 참조하면, 제 1 마스크막 패턴을 제거하고 정션(N)을 포함한 반도체 기판(100)상에 플로팅 게이트용 제 1 도전막(108)을 형성한다. 제 1 캐핑막(104)이 매우 얇게 형성되어 단차가 거의 발생되지 않기 때문에 제 1 도전막(108)을 형성한 후 화학적기계적연마(chmical mechanical polishing; CMP) 공정을 실시하지 않아도 된다. 하지만, 제 1 도전막(108)을 형성한 후에 에치백 공정을 실시하여 소오스 콘택(SC) 영역이 평탄하게 되도록 할 수 있다.
이어서, 제 1 도전막(108), 제 1 캐핑막(104), 게이트 절연막(102) 및 반도체 기판(100)의 소정 영역을 식각하여 소자 분리 영역에 트렌치(미도시)를 형성하고 트렌치를 절연물질로 채워 소자 분리막(미도시)을 형성한다. 도 1b는 활성 영역에서의 단면도이므로, 소자 분리막이 형성되더라도 도시되지는 않는다.
도 1c를 참조하면, 제 1 도전막(108)상에 유전체막(110), 제 2 캐핑막(112) 및 제 2 마스크막 패턴(114)을 형성한다. 제 2 캐핑막(112)은 제 1 캐핑막(104)과 동일한 물질로 형성한다. 제 2 마스크막 패턴(114)은 소오스 선택라인(SSL) 및 드레인 선택라인(drain select line; DSL)이 형성될 영역과, 정션(N) 상부의 유전체막(112) 일부를 제거하기 위하여 사용된다. 제 2 마스크막 패턴(114)에서 각각의 오픈 영역의 폭(S2)은 형성될 게이트 폭보다 작고 1/2보다 크게 형성한다.
도 1d를 참조하면, 제 2 마스크막 패턴에 따라 제 2 캐핑막(112) 및 유전체 막(110)의 일부를 제거한다. 이로써, 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)이 형성될 영역과 정션(N)이형성된 영역의 제 1 도전막(108)이 노출된다. 이후, 제 2 마스크막 패턴을 제거한다.
도 1e를 참조하면, 제 2 캐핑막(112) 및 반도체 기판(100)상에 콘트롤 게이트용 제 2 도전막(116), 금속막(118) 및 하드 마스크막 패턴(120)을 형성한다. 금속막(118)은 텅스텐/텅스텐나이트라이드(W/WN) 또는 텅스텐 실리사이드(WSi)로 형성한다. 하드 마스크막 패턴(118a)은 드레인 선택라인(DSL), 소오스 선택라인(SSL), 워드라인 및 소오스 콘택 플러그(source contact plug)가 형성될 영역 상에 형성된다. 여기서, 소오스 콘택 플러그가 형성될 영역은 정션(N)이 형성된 영역이기도 하다.
도 1f를 참조하면, 하드 마스크막 패턴(120)을 이용한 식각 공정으로 금속막 패턴(118a), 제 2 도전막 패턴(116a), 제2 캐핑막 패턴(112a), 유전체막 패턴(110a), 제1 도전막 패턴(108a), 제1 캐핑막 패턴(104a) 및 게이트 절연막 패턴(102a)을 형성한다. 이에 따라 워드라인(WL0~WLn; n은 정수), 소오스 선택라인(SSL), 드레인 선택라인(DSL) 및 소오스 콘택 플러그(SC)가 형성된다. 반도체 기판(100)의 노출된 영역에 제 2 이온주입 공정으로 접합영역(121)을 형성한다. 접합영역(121)은 N 타입의 도펀트를 주입하여 형성한다. 여기서, 드레인 선택라인(DSL) 사이에 형성된 접합 영역(121)은 콘택 플러그를 통해 비트라인과 연결될 드레인이 된다. 또한, 소오스 선택라인(SSL) 상이에 형성된 접합 영역(121)과 소오스 콘택 플러그(SC) 하부의 정션(N)은 공통 소오스(122)가 된다.
도 1g를 참조하면, 다수의 게이트 패턴들(WL0~WLn, SSL, SC 및 DSL)이 모두 덮이도록 절연막(124)을 형성한다.
이에 따라, 상기에서 서술한 방법에서는 소오스 콘택 플러그가 워드라인들(WL0 내지 WLn) 및 선택라인들(DSL 및 SSL)과 동시에 형성되므로, 소오스 콘택 플러그(SC)를 형성하기 위한 공정 단계를 생략할 수 있다. 또한, 소오스 콘택 플러그(SC)와 접속하기 위한 절연막을 따로 형성하지 않아도 되므로 전체적인 높이가 감소될 수 있다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, P 타입의 반도체 기판(200)상에 게이트 절연막(202), 제 1 캐핑막(204) 및 제 1 마스크막 패턴(206)을 형성한다. 제 1 캐핑막(204)은 게이트 절연막(202)을 보호하거나 후속 제 1 도전막과 게이트 절연막(202) 간의 접합성을 향상시키기 위하여 형성된다. 제 1 캐핑막(204)은 소오스 콘택 및 드레인 콘택 플러그에서의 단차를 감소시키기 위하여 폴리 실리콘막으로 매우 얇은 두께로 형성한다. 이에 따라, 제 1 캐핑막(204)은 5 내지 200㎛의 두께로 형성한다. 한편, 후속 공정에서 소오스 선택라인 사이에는 공통 소오스가 형성되고 드레인 선택라인 사이에는 드레인 콘택 플러그가 형성되는데, 제 1 마스크막 패턴(206)은 공통 소오스 및 드레인 콘택 플러그가 형성될 영역을 노출시키는 개구부를 갖는다. 구체적으로, 제 1 마스크막 패턴(206)에 형성된 개구부의 폭(T1 및 T2) 각각은 공통 소오스의 폭 및 드레인 콘택 플러그보다 좁고 공통 소오스 및 드레인 콘택 플러그 폭의 1/2보다는 크게 형성된다. 또한, 소오스 선택라인 사이의 개구부가 형성된 영역은 후속 공정에서 소오스 콘택 라인이 형성될 영역이 되므로, 양쪽에 형성될 소오스 라인과의 간격이 균일하게 유지될 수 있도록 개구부의 위치가 정해지는 것이 바람직하다. 이러한 제 1 마스크막 패턴(206)을 식각 마스크로 사용하여 제 1 캐핑막(204) 및 게이트 절연막(202)의 노출된 영역을 제거한다. 이로써, 반도체 기판(200)의 일부가 노출된다.
노출된 반도체 기판(200)에 고농도의 제 1 이온주입 공정을 수행한다. 제 1 이온주입 공정으로 정션(N)을 형성한다. 정션(N)은 N 타입의 인(P) 또는 비소(As)를 주입하여 형성한다. 정션(N)은 공통 소오스보다 좁은 폭으로 형성되며, 공통 소오스의 일부가 된다.
도 2b를 참조하면, 제 1 마스크막 패턴을 제거하고 정션(N)을 포함한 반도체 기판(200)상에 플로팅 게이트용 제 1 도전막(208)을 형성한다. 제 1 캐핑막(204)이 매우 얇게 형성되어 단차가 거의 발생하기 않기 때문에 제 1 도전막(208)을 형성한 후 화학적기계적연마(chmical mechanical polishing; CMP) 공정을 실시하지 않아도 된다. 하지만, 제 1 도전막(208)을 형성한 후에 에치백 공정을 실시하여 소오스 콘택(SC) 및 드레인 콘택(DC)영역이 평탄하게 되도록 할 수 있다.
이어서, 제 1 도전막(208), 제 1 캐핑막(204), 게이트 절연막(202) 및 반도체 기판(200)의 소정 영역을 식각하여 소자 분리 영역에 트렌치(미도시)를 형성하고 트렌치를 절연물질로 채워 소자 분리막(미도시)을 형성한다. 도 2b는 활성 영역에서의 단면도이므로, 소자 분리막이 형성되더라도 도시되지는 않는다.
도 2c를 참조하면, 제 1 도전막(208)상에 유전체막(210), 제 2 캐핑막(212) 및 제 2 마스크막 패턴(214)을 형성한다. 제 2 캐핑막(212)은 제 1 캐핑막(204)과 동일한 물질로 형성한다. 제 2 마스크막 패턴(214)은 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)이 형성된 영역과, 정션(N) 상부의 유전체막(212) 일부를 제거하기 위하여 사용된다. 제 2 마스크막 패턴(214)에서 각각의 오픈 영역의 폭(T3, T4)은 형성될 게이트 폭보다 작고 1/2보다 크게 형성한다.
도 2d를 참조하면, 제 2 마스크막 패턴을 이용한 식각 공정으로 제 2 캐핑막(212) 및 유전체막(210)의 일부를 제거한다. 이로써, 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)이 형성될 영역과 정션(N)이 형성된 영역의 제 1 도전막(108)이 노출된다. 이후, 제 2 마스크막 패턴을 제거한다.
도 2e를 참조하면, 제 2 캐핑막(212) 및 반도체 기판(200)상에 콘트롤 게이트용 제 2 도전막(216), 금속막(218) 및 하드 마스크막 패턴(220)을 형성한다. 금속막(218)은 텅스텐/텅스텐나이트라이드(W/WN) 또는 텅스텐 실리사이드(WSi)로 형성한다. 하드 마스크막 패턴(118a)은 드레인 선택라인(DSL), 소오스 선택라인(SSL), 워드라인 및 소오스 콘택 플러그(source contact plug)가 형성될 영역 상에 형성된다. 여기서, 소오스 콘택 플러그가 형성될 영역은 정션(N)이 형성된 영역이기도 하다.
도 2f를 참조하면, 하드 마스크막 패턴(220)을 이용한 식각 공정으로 금속막 패턴(218a), 제 2 도전막 패턴(216a), 제2 캐핑막 패턴(212a), 유전체막 패턴(210a), 제1 도전막 패턴(208a), 제1 캐핑막 패턴(204a) 및 게이트 절연막 패 턴(202a)을 형성한다. 이에 따라 워드라인(WL0~WLn; n은 정수), 소오스 선택라인(SSL), 드레인 선택라인(DSL), 소오스 콘택 플러그(SC) 및 드레인 콘택 플러그(DC)가 형성된다. 반도체 기판(200)의 노출된 영역에 제 2 이온주입 공정으로 접합영역(221)을 형성한다. 제 2 이온주입은 N 타입의 도펀트를 주입하여 형성한다.
도 2g를 참조하면, 다수의 게이트 패턴들(WL0~WLn, SSL, SC, DSL 및 DC)이 모두 덮이도록 절연막(224)을 형성한다. 드레인 콘택(DC) 영역의 절연막(224) 일부를 제거하여 트렌치(226)를 형성한다. 이로 인하여, 후속 드레인 콘택 플러그(DC)와 접하는 금속물질을 형성한다.
상기와 같은 방법으로 실리콘-제1 산화막-질화막-제2 산화막-폴리 실리콘(silicon-oxide-nitride-oxide-silicon; 이하 SONOS) 구조로 소자를 형성할 수도 있다. 이때 제 2 산화막은 블로킹 산화막(blocking oxide; BO)으로써 Al2O3를 단독으로 사용하거나, HfO2, ZrO2, TiO2, La2O5, BST 및 PZT 중 적어도 어느 하나와 혼합하여 사용할 수 있다. 또한, 폴리 실리콘인 캐핑 폴리막 대신에 TiN, TaN, TiCN, TaCN, WN, W, Pt 및 Ir 중 어느 하나를 사용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따른 효과는 다음과 같다.
첫째, 소오스 및 드레인 콘택을 게이트 형성 공정시 동시에 형성함으로써 공정의 단순화를 이룰 수 있다.
둘째, 소오스 콘택 형성을 위한 절연막을 사용하지 않을 수 있다.
셋째, 절연막 형성 공정을 생략할 수 있으므로 소자의 높이가 감소할 수 있다.
넷째, 집적도가 증가하여도 소오스 및 드레인 콘택의 형성을 용이하게 실시 할 수 있다.

Claims (17)

  1. 소자 분리막이 형성된 반도체 기판;
    상기 반도체 기판상에 형성된 다수의 메모리 셀들;
    상기 다수의 메모리 셀 들의 양단에 형성되는 선택 트랜지스터들; 및
    서로 이웃하는 상기 선택 트랜지스터들의 사이에 위치하고, 유전체막 콘택홀을 포함하며 상기 선택 트랜지스터들을 구성하는 요소와 동일한 요소를 포함하는 콘택 플러그를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 메모리 셀 들, 선택 트랜지스터들 및 콘택 플러그는 제1 도전막, 유전체막 및 제2 도전막이 적층되어 형성된 플래시 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 메모리 셀 들, 선택 트랜지스터들 및 콘택 플러그는 유전체막 및 게이트 전극이 적층된 구조로 구성된 플래시 메모리 소자.
  5. 제 4 항에 있어서,
    상기 선택 트랜지스터 및 콘택 플러그는 유전체막 콘택홀을 더욱 포함하는 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    소오스 콘택 플러그와 드레인 콘택 플러그 모두를 상기 콘택 플러그로 사용하거나, 상기 소오스 콘택 플러그 또는 드레인 콘택 플러그 중 어느 하나를 상기 콘택 플러그로 사용하는 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 콘택 플러그 하부의 상기 반도체 기판에 형성된 제 1 정션; 및
    상기 메모리 셀 및 상기 선택 트랜지스터 간의 상기 반도체 기판에 형성된 제 2 정션을 포함하는 플래시 메모리 소자.
  8. 제 7 항에 있어서,
    상기 선택 트랜지스터 간에 형성된 상기 제 2 정션과 상기 제 1 정션은 서로 접하는 플래시 메모리 소자.
  9. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막에 게이트 절연막 콘택홀을 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 상에 유전체막을 형성하는 단계;
    상기 유전체막에 유전체막 콘택홀을 형성하는 단계;
    상기 유전체막을 포함한 전체구조 상부에 제 2 도전막을 형성하는 단계; 및
    상기 제 2 도전막, 유전체막 및 제 1 도전막을 패터닝하여 메모리 셀, 선택 트랜지스터 및 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 절연막 콘택홀을 통하여 노출된 반도체 기판에 제 1 정션을 형성하는 단계; 및
    상기 메모리 셀, 선택 트랜지스터 및 콘택 플러그 간의 노출된 반도체 기판에 제 2 정션을 형성하는 단계를 더욱 포함하는 플래시 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    소오스 콘택 플러그와 드레인 콘택 플러그 모두를 상기 콘택 플러그로 사용하거나, 상기 소오스 콘택 플러그 또는 드레인 콘택 플러그 중 어느 하나를 상기 콘택 플러그로 사용하는 플래시 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 제 1 도전막을 형성하기 전에 상기 게이트 절연막 상부에 제 1 캐핑막을 형성하는 단계; 및
    상기 제 2 도전막을 형성하기 전에 상기 유전체막 상부에 제 2 캐핑막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 캐핑막은 폴리 실리콘막으로 형성되는 플래시 메모리 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 캐핑막은 5 내지 200㎛의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 게이트 절연막 패턴의 개방되는 영역의 폭은 상기 콘택 플러그 폭의 1/2보다 크고, 이웃하는 선택 트랜지스터 간 간격의 1/2보다 작게 형성하는 플래시 메모리 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 제 1 및 제 2 이온주입 공정은 N 타입의 도펀트를 사용하는 플래시 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 N 타입의 도펀트는 인(P) 또는 비소(As)를 사용하는 플래시 메모리 소 자의 제조방법.
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