KR100788074B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

막 두께가 서로 다른 게이트 절연막을 구비한 구성의 반도체 장치에서, 게이트 절연막 박리의 공정의 단축을 도모하면서 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공한다. NAND 플래시 메모리에서, 주변 회로의 고전압 구동 트랜지스터 HV-P, HV-N과 저전압 구동 P 채널 트랜지스터 LV-P에 대하여, 게이트 전극(7) 형성 후에, 불순물의 이온 주입 시에, 리소그래피 처리에 의해 동시에 게이트 절연막(6, 8)을 제거하고, 이온 주입을 행한다. 이에 의해, 저전압 구동 트랜지스터 LV-P의 실리콘 기판(1) 표면이 실리콘 가우징을 발생하지만, 특성에 악영향을 미치지 않고 리소그래피 공정을 통합할 수 있다.
게이트 절연막, 이온 주입, 저전압 구동 트랜지스터, 고전압 구동 트랜지스터, 마스크 패턴

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시 형태를 도시하는 모식적인 단면도.
도 2는 모식적인 평면도.
도 3은 제조 공정의 각 단계에 대응하여 도시한 각 부의 단면도(그 1).
도 4는 제조 공정의 각 단계에 대응하여 도시한 각 부의 단면도(그 2).
도 5는 제조 공정의 각 단계에 대응하여 도시한 각 부의 단면도(그 3).
도 6은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 1).
도 7은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 2).
도 8은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 3).
도 9는 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 4).
도 10은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 5).
도 11은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 6).
도 12는 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 7).
도 13은 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 8).
도 14는 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 9).
도 15는 제조 공정의 각 단계에서 도시하는 도 2 상당 평면도 및 도 1 상당 단면도(그 10).
도 16은 본 발명의 제2 실시 형태를 도시하는 메모리 셀 영역의 모식적 단면도.
도 17은 메모리 셀 영역의 평면도.
도 18은 본 발명의 제3 실시 형태를 도시하는 고전압 구동 트랜지스터의 모식적 단면도.
도 19는 고전압 구동 트랜지스터의 평면도.
도 20은 제조 공정의 각 단계에서 도시하는 단면도(그 1).
도 21은 제조 공정의 각 단계에서 도시하는 단면도(그 2).
도 22는 제조 공정의 각 단계에서 도시하는 단면도(그 3).
도 23은 제조 공정의 각 단계에서 도시하는 단면도(그 4).
도 24는 제조 공정의 각 단계에서 도시하는 단면도(그 5).
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판(반도체 기판)
2, 3 : n 웰
4 : STI(소자 분리 영역)
6, 8 : 게이트 절연막
9 : 배리어 절연막
10, 13, 17, 19 : 층간 절연막
11, 14 : 배리어 메탈
12 : 컨택트 플러그
15 : 제1 Via 컨택트 플러그
16 : 제1 배선층
18 : 제2 배선층
[특허 문헌1] 일본 특개평08-125031호 공보
본 발명은, 메모리 셀 영역 및 주변 회로 영역을 구비하고, 주변 회로 영역에 고전압 구동, 저전압 구동의 각 트랜지스터를 구비한 구성의 반도체 장치의 제조 방법에 관한 것이다.
NAND 플래시 메모리 등의 불휘발성 메모리로 대표되는 반도체 장치에서는, 메모리 셀 영역의 트랜지스터는 저전압 구동의 것이 이용되는 데 대하여, 메모리 셀을 구동시키기 위한 주변 회로 영역의 트랜지스터는, 고전압 구동 및 저전압 구동의 양 타입의 트랜지스터가 설치되며, 각각에 대하여 P형 및 N형의 것이 일반적으로 형성된다.
각 트랜지스터에는 소스·드레인 영역을 형성하기 위해, 반도체 기판에 이온 주입에 의해 불순물을 도입한다. 이 때, 게이트 절연막이 두껍게 형성된 고전압 구동의 트랜지스터에서는, 이온 주입 시에 반도체 기판 표면의 게이트 절연막을 박리 할 필요가 있다. 따라서, 리소그래피 처리에 의해 레지스트를 패터닝하여 불순물 확산 영역의 표면의 게이트 절연막을 박리한다.
한편, 저전압 구동 트랜지스터에 대해서는, 게이트 절연막의 막 두께가 얇기 때문에 소스·드레인 영역을 형성하기 위한 이온 주입 공정에서는, 반도체 기판의 표면에 형성된 게이트 절연막을 박리할 필요는 없어, 그 상태 그대로 이온 주입을 행하여 소정의 확산 영역을 형성한다. 이러한 공정을 이용하는 기술로서 CMOSIC를 대상으로 한 것으로 특허 문헌1에 기재한 바와 같은 것이 있다.
상기한 종래의 제조 방법에서는, 고전압 구동 트랜지스터에 대하여 게이트 절연막의 박리 공정과, 저전압 구동 트랜지스터의 게이트 절연막의 박리 공정은 따로따로 실시하고 있다. 이것은, 양자의 게이트 절연막의 막 두께의 차에 기인하는 것으로, 이들을 동시에 실시하면, 저전압 구동 트랜지스터의 게이트 절연막의 막 두께가 얇기 때문에, 에칭이 먼저 종료되고, 실리콘 기판의 표면이 노출되게 된다.
이 경우, RIE(Reactive Ion Etching) 등의 이방성 에칭에서는, 완전하게 게이트 절연막만을 선택적으로 에칭하는 것은 불가능하고, 선택비가 높아지는 조건에서 실시한 경우라도, 실리콘 기판의 표면이 에칭되게 되어, 이것이 트랜지스터의 전기적 특성으로서 쇼트 채널 효과 등의 악영향을 초래하는 경우가 있다. 이러한 이유로부터, 상기한 막 두께가 서로 다른 게이트 절연막을 박리하는 공정은, 별도로 설정할 필요가 있으며, 그 때문에 리소그래피 처리의 횟수를 적게 할 수 없다고 하는 실정이었다.
본 발명은, 상기의 사정을 고려하여 이루어진 것으로, 그 목적은, 막 두께가 서로 다른 게이트 절연막을 구비한 게이트 전극을 이용하는 트랜지스터를 갖는 구성의 반도체 장치에서, 반도체 기판에 불순물 확산 영역을 형성할 때에, 공정 단축을 도모하면서 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 막 두께가 서로 다른 게이트 절연막을 형성하는 공정과, 게이트 전극을 구성하는 막을 적층 형성하는 공정과, 적층 형성한 막을 에칭에 의해 분리하여 게이트 전극을 형성하는 공정과, 이들 게이트 전극을 구성 요소로서 포함하는 트랜지스터의 소정의 불순물 확산 영역 형성 부분에 대하여 그 표면의 상기 막 두께가 서로 다른 게이트 절연막을 개구하기 위한 마스크 패턴을 형성하는 공정과, 형성된 상기 마스크 패턴을 이용하여 상 기 막 두께가 서로 다른 게이트 절연막을 박리함과 함께 그 게이트 절연막을 박리한 개구부에 불순물을 도입하는 공정을 구비한 점에 특징을 갖는다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제1항의 발명에서, 상기 반도체 기판의 상기 트랜지스터 형성 영역에 홈을 형성하여 절연막을 매립한 구성의 소자 분리 영역을 갖는 경우에, 상기 마스크 패턴을 형성하는 공정에서는, 상기 반도체 기판의 표면의 상기 소자 분리 영역과의 경계 부분보다도 내측 영역을 개구하도록 패터닝하는 점에 특징을 갖는다.
(제1 실시 형태)
이하, 본 발명을 플래시 메모리에 적용한 경우의 제1 실시 형태에 대하여, 도 1 내지 도 15를 참조하면서 설명한다.
도 1 및 도 2는 플래시 메모리의 주변 회로부에 형성한 트랜지스터의 구성에 대하여 그 단면과 평면을 도시하고 있다. 도 2에 도시한 평면도에서는, 반도체 기판으로서의 p형의 실리콘 기판(1)의 일부를 도시하고 있으며, 도시의 왼쪽 위에 고전압 구동 P 채널 트랜지스터 HV-P, 오른쪽 위에 고전압 구동 N 채널 트랜지스터 HV-N, 왼쪽 아래에 저전압 구동 P 채널 트랜지스터 LV-P를 배치한 것을 대표적으로 나타내며, 오른쪽 아래에는 트랜지스터를 설치하고 있지 않은 상태를 나타내고 있다. 또한, 주변 회로 영역에는 실제로는 저전압 구동 N 채널 트랜지스터도 설치되지만, 이 실시 형태에서는 특징으로 되는 공정에는 관계하고 있지 않기 때문에 생략하고 있다.
도 1의 (a), (b)의 각 단면은, 도 2에서 A-A선 및 B-B선으로 나타내는 부분 의 종단 측면을 도시하고 있다. 즉, 도 1의 (a)는, 고전압 구동 P 채널 트랜지스터 HV-P 및 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 전극을 가로지르는 방향의 종단면도이고, 도 1의 (b)는, 고전압 구동 P 채널 트랜지스터 HV-P 및 고전압 구동 N 채널 트랜지스터 HV-N의 게이트 전극을 따르는 방향에서 불순물 확산 영역 부분의 종단면도이다.
도 1의 (a), (b)에서, P형의 실리콘 기판(1)에는, 고전압 구동 P 채널 트랜지스터 HV-P 및 저전압 구동 P 채널 트랜지스터 LV-P의 n 웰(2, 3)이 형성되어 있다. 또한, 고전압 구동 N 채널 트랜지스터 HV-N에 대해서는 웰을 형성하지 않고, p형의 실리콘 기판(1)을 직접 사용하여 형성하는 구성이다.
각 웰(2, 3)을 형성한 영역을 소자 형성 영역으로 하고, 그 주변 부분의 실리콘 기판(1)에는, STI(Shallow Trench Isolation)(4)가 형성되어 있다. STI(4)는, 후술하는 바와 같이, 얕은 트렌치를 형성하고 이 내부에 실리콘산화막 등의 절연막을 매립함으로써 형성하고 있다.
STI(4)로 둘러싸인 실리콘 기판(1)의 소자 형성 영역에는, 불순물을 이온 주입에 의해 도입하여 확산한 소스·드레인으로 되는 불순물 확산 영역(5a, 5b)이 형성되어 있다. 이 경우, P 채널 트랜지스터 HV-P 및 LV-P에는 p형의 불순물 확산 영역(5a)이 형성되고, N 채널 트랜지스터 HV-N에는 n형의 불순물 확산 영역(5b)이 형성되어 있다. STI(4)의 외주부에는, 실리콘 기판(1)의 표면이 노출되는 영역으로서 가드 링(1a)이 형성되어 있다. 이 부분에는, 후술하는 바와 같이 불순물이 도입됨과 함께, 컨택트를 취함으로써 가드 링으로서의 기능을 달성하고 있다.
또한, 저전압 구동 P 채널 트랜지스터 LV-P의 실리콘 기판(1)의 표면은, 후술하는 바와 같이, 서로 다른 막 두께의 게이트 절연막(6, 8)을 동시에 에칭하여 박리하는 관계로부터, 약간 에칭에 의해 파 내려간 상태(실리콘 가우징)로 되어 있어, 고전압 구동 P 채널 트랜지스터 HV-P나 고전압 구동 N 채널 트랜지스터 HV-N의 실리콘 기판(1)의 표면 높이에 비해 낮은 위치로 되어 있다.
상기한 바와 같이 실리콘 가우징이 발생하는 것은, 게이트 절연막(6, 8)의 에칭 조건으로서, 실리콘에 대한 선택비를 무한대로 취할 수 없기 때문이며, 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)이 에칭되어 실리콘 기판(1)의 표면이 먼저 노출되고, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)이 에칭될 때까지의 동안, 실리콘 기판(1)의 표면이 에칭되기 때문이다.
고전압 구동 트랜지스터 HV-P, HV-N의 실리콘 기판(1)의 표면에는, 불순물 확산 영역(5a 혹은 5b)의 소스·드레인 영역을 사이에 끼우도록 하여 막 두께가 두껍게 형성된 게이트 절연막(6) 및 게이트 전극(7)이 형성되어 있다. 게이트 절연막(6)은 실리콘산화막으로 형성되어 있고, 고전압 구동용으로서 막 두께가 예를 들면 40㎚이다.
또한, 게이트 전극(7)은 게이트 절연막(6) 상에 비정질 실리콘막, ONO막, 다결정 실리콘막, 텅스텐 실리콘막(WSi) 등을 적층하여 형성한 것으로, 도시하지 않은 메모리 셀 트랜지스터의 게이트 전극을 형성할 때에 적층하는 막 구성으로 되어 있다. 이 경우, ONO막은 메모리 셀 트랜지스터의 플로팅 게이트를 형성하기 위한 것으로서, 주변 회로 영역의 각 트랜지스터의 플로팅 게이트는 불필요하기 때문에, ONO막에 부분적으로 개구부를 형성하여 상하의 층간을 전기적으로 쇼트시키도록 형성하고 있다.
도 1의 (b)에서는, 고전압 구동 N 채널 트랜지스터 HV-N의 게이트 전극(7)이 STI(4) 상에 형성된 상태로 도시되어 있지만, 이것은, 게이트 컨택트를 취하기 위한 STI(4)에의 패턴이 도시된 것이다.
저전압 구동 P 채널 트랜지스터 LV-P의 실리콘 기판(1)의 표면에는, 불순물 확산 영역(5a)의 소스·드레인 영역을 사이에 끼우도록 하여 막 두께가 얇게 형성된 게이트 절연막(8) 및 게이트 전극(7)이 형성되어 있다. 게이트 절연막(8)은 실리콘산화막으로 형성되어 있고, 저전압 구동용으로서 막 두께가 예를 들면 8㎚이다.
게이트 전극(7)을 포함한 실리콘 기판(1)의 표면에는 배리어 절연막(9)이 형성되어 있다. 배리어 절연막(9)은, 예를 들면 실리콘질화막, 실리콘산질화막, 산화알루미늄막 등으로 이루어지고, 에칭 처리의 스토퍼로서 기능시키는 것이다. 이 배리어 절연막(9) 상에는 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)은, 예를 들면, 실리콘산화막이나 실리콘질화막, 혹은 BPSG, PSG 등의 실리케이트 글래스, HSQ나 MSQ, SiLK(등록상표) 등의 low-k 재료로 이루어지는 것이다.
층간 절연막(10)에는, 각 트랜지스터 HV-P, HV-N, LV-P의 소스·드레인과 컨택트를 취하기 위해 복수개의 컨택트홀이 형성되어 있고, 그 내주면에는 얇은 막 두께의 배리어 메탈(11)이 형성되고, 내부에는 컨택트 플러그(12)가 매립되어 형성되어 있다. 이 경우, 배리어 메탈(11)로서는, 예를 들면, Ti, Ta, TaN, TiN 등이 이용된다. 또한, 컨택트 플러그(12)는, 텅스텐, 알루미늄 혹은 구리 등의 금속 재료가 이용되고 있다.
이 상부에는, 상기한 층간 절연막(10)과 마찬가지의 재료로 이루어지는 층간 절연막(13)이 형성되어 있고, 그 일부에 제1 Via 컨택트홀이 형성되며, 배리어 메탈(14)을 개재하여 제1 Via 컨택트 플러그(15)가 매립되어 형성되어 있다. 이 제1 Via 컨택트 플러그(15)는, 기초의 컨택트 플러그(12)와 전기적으로 도통하도록 배치 형성된다.
이 층간 절연막(13) 상에는, 예를 들면 Al이나 AlCu 등의 금속막을 패터닝하여 형성한 제1 배선층(16)이 형성되어 있다. 이 제1 배선층(16)은, 비트선 등의 배선으로서 형성되는 것이다. 또한, 이 위에는 또한 상술한 것과 마찬가지의 재료로 이루어지는 층간 절연막(17)이 형성되어 있다. 이 층간 절연막(17)에는 제2 Via 컨택트홀이 형성되고, 배리어 메탈을 개재하여 Via 컨택트 플러그를 겸한 제2 배선층(18)이 패터닝 형성되어 있다. 제2 배선층(18)은, 예를 들면, 텅스텐, 알루미늄 혹은 구리 등으로 이루어진다. 이 제2 배선층(18)은, 층간 절연막(19)에 의해 매립된 상태로 형성되어 있다.
다음으로, 상기 구성에 대하여 그 제조 공정에 대하여 도 3∼도 15도 참조하여 설명한다.
우선, 도 3의 (a)에 도시한 바와 같이, p형 실리콘 기판(1)을 세정한 후, 기판 오염이나 리소그래피 시의 레지스트 붕괴 방지를 목적으로, 희생 산화막(20)을 형성한다. 다음으로, 고전압 구동 P 채널 트랜지스터 HV-P 및 저전압 구동 P 채널 트랜지스터 LV-P의 형성을 목적으로 하는 리소그래피 처리를 행하여, 각 트랜지스터 영역의 레지스트(21)를 개구하는 패터닝을 한다. 계속해서, 이 레지스트(21)를 이용하여 불순물로서 P(인) 또한 As(비소)의 이온을 1.0E+12∼14㎝-2 정도의 조건에서, 실리콘 기판(1)의 표면에 주입하여, n 웰(2, 3)을 형성한다.
이 후, 주입한 불순물 이온을 활성화할 필요가 있기 때문에, 불순물 이온 주입 후, 통상 800℃∼1200℃ 정도에서 어닐링하는 공정이 필요로 되지만, 조금 전에 형성한 n 웰(2, 3) 외에, p 웰을 형성한 후, 통합하여 활성화할 수도 있다. 불순물 이온 주입 후, 마스크로서 사용한 레지스트의 패턴(21)은 불필요하기 때문에, O2 드라이 에칭이나 약액 처리에 의해 박리하고 다음 공정으로 진행시킨다.
다음으로, 지금까지 사용하였던 희생 산화막(20)을 불산 등으로 박리하고, 이 후, 게이트 절연막(6, 8)을 형성한다. 이 경우, 이들 게이트 절연막(6, 8)의 막 두께는, 저전압 구동계 트랜지스터 영역에 대해서는 메모리 셀 어레이 영역의 트랜지스터와 동등하게 하는 경우가 많지만, 트랜지스터 성능을 높게 하기 위해, 메모리 셀 영역의 트랜지스터와는 다른 막 두께의 게이트 절연막으로서 형성하는 경우도 있다.
고전압 구동 트랜지스터 HV-P 및 HV-N의 게이트 절연막(6) 형성 후, 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)을 형성하기 위해, 일단 목적의 영역에 형성된 상기 게이트 절연막(6)을 제거한다. 이 때, 고전압 구동 트랜지스터 HV-P 및 HV-N의 게이트 절연막(6)은 그 상태 그대로 남길 필요가 있기 때문에, 도 3의 (b)에 도시한 바와 같이, 리소그래피 처리에 의해 레지스트(22)를 패터닝하여, 저전압 구동 P 채널 트랜지스터 LV-P의 영역만 개구하고, 불산 등으로 웨트 에칭하여 얇은 막 두께의 게이트 절연막(6)을 제거한다. 이 후, 도 3의 (c)에 도시한 바와 같이, 저전압 구동 트랜지스터 LV-P의 표면에 게이트 절연막(8)을 형성함으로써, 막 두께가 서로 다른 2종류의 게이트 절연막(6, 8)이 각각에 형성되게 된다.
다음으로, 도 4의 (d)에 도시한 바와 같이, 메모리 셀 영역의 셀 트랜지스터(도시 생략)에 형성하는 플로팅 게이트 전극의 구성으로서, 비도핑의 비정질 실리콘막(23)을 LP-CVD(Low Pressure-Chemical Vapor Deposition)법에 의해 막 두께 40㎚ 정도로 퇴적시킨다.
계속해서, 저전압 구동 P 채널 트랜지스터 LV-P의 n 웰(3)에 트랜지스터의 임계값을 소정의 레벨로 되도록 설정하기 위해, 불순물을 도입한다. 이 때문에, 리소그래피 처리에 의해 레지스트(24)를 패터닝하여 저전압 구동 P 채널 트랜지스터 LV-P의 n 웰(3)의 표면 부분을 개구시킨다.
이 레지스트(24)를 마스크로 하여, 목적의 개소에 B(붕소) 등의 불순물 이온을 1.0E+12∼14㎝-2 정도의 조건에서, 퇴적한 플로팅 게이트 전극으로 되는 비정질 실리콘막(23) 너머로 실리콘 기판(1)에 주입한다(도 4의 (d) 참조). 플로팅 게이트 전극 너머로 불순물 이온을 주입하는 경우, 게이트 절연막(8)의 형성 전에 불순물 이온을 주입하는 경우와 비교하여, 주입한 불순물 이온의 실리콘 기판(1) 내에 서의 불순물 농도를 높게 할 수 있다고 하는 장점이 있다.
또한, 게이트 절연막(8)의 형성 전에 불순물 이온을 주입하는 방법에서는, 게이트 절연막(8)의 형성 시의 열 공정에 의해, 불순물 이온이 실리콘 기판(1) 내를 확산하기 때문에, 실효적인 농도가 저하되어 원하는 임계값 전압을 얻는 것이 곤란하게 된다. 불순물 이온 주입 후, 마스크로서 사용한 레지스트(24)는 불필요하게 되기 때문에, O2 드라이 에칭 혹은 약액 처리에 의해 박리한다.
다음으로, p형 실리콘 기판(1) 상에 형성하는 고전압 구동 N 채널 트랜지스터 HV-N의 임계값을 설정하기 위한 리소그래피 처리를 실시하고, 레지스트(26)를 패터닝하여 이온 주입 대상 영역인 고전압 구동 N 채널 트랜지스터 HV-N의 부분을 개구시킨다. 이 처리에서는, 도 4의 (e)에 도시한 바와 같이, 목적의 개소에 B(붕소) 등의 불순물 이온을 1.0E+11∼14㎝-2 정도의 주입 조건에서, 퇴적한 플로팅 게이트 전극(23) 너머로 실리콘 기판(1)에 주입한다. 플로팅 게이트 전극(23) 너머로 불순물 이온을 주입하는 경우의 장점은, 앞서 설명한 바와 같다. 불순물 이온 주입 후, 마스크로서 사용한 레지스트(26)는 불필요하게 되기 때문에, O2 드라이 에칭이나 약액 처리에 의해 박리하고 다음 공정으로 진행시킨다.
다음으로, 실리콘 기판(1)의 비정질 실리콘막(23)을 적층한 구성 상에, 실리콘질화막, 실리콘산화막 등을 적층 형성하고, 이 후, 리소그래피 처리에 의해 레지스트를 패터닝하여 STI(4)의 형성 영역의 부분을 개구한다. 레지스트(26)를 마스크로 하여, RIE법에 의해 실리콘산화막을 에칭하고, 또한, 실리콘산화막을 마스크 로 하여 실리콘질화막, 비정질 실리콘막(23), 게이트 절연막(6, 8) 및 실리콘 기판(1)을 순차적으로 에칭하여, 실리콘 기판(1)에 깊이가 0.1㎛ 내지 0.4㎛ 정도인 트렌치를 형성하고, 그 내부에 실리콘산화막 혹은 실리콘질화막으로 이루어지는 절연막을 매립 형성하여, STI(4)를 형성한다. 이 경우의 STI(4)에 의한 소자 분리의 깊이는, STI(4)를 개재하여 인접하는 n 웰(2, 3) 등이 상호 분리되는 정도로 하고 있다.
다음으로, 웰 분리를 하고 있지 않은, p형 실리콘 기판(1) 상에 직접 형성된 N 채널 트랜지스터간의 펀치 스루 전압 구동을 향상시키기 위해, 층간 절연막 너머로, 고농도 필드 스루 스토퍼로서 인 등의 불순물 이온을 주입한다.
계속해서 인 등의 불순물을 고농도로 도핑한 다결정 실리콘막 혹은 텅스텐 실리사이드막 등의 도전체막을 500㎚ 내지 1000㎚ 정도 퇴적시킨 후, 리소그래피 처리에 의해 레지스트를 데이터 전송선으로 되는 형상으로 패터닝을 행하고, 이방성 에칭을 행하여 게이트 전극(7)을 형성하여, 도 5의 (a)에 도시한 바와 같은 상태로 한다. 이 때, 에칭 조건은 레지스트 및 마스크재, 게이트 절연막(6, 8)에 대하여 선택비를 갖도록 설정하고 있다.
다음으로, 도 5의 (b)에 도시한 바와 같이, 고전압 구동 트랜지스터 HV-P, HV-N 및 저전압 구동 P 채널 트랜지스터 LV-P의 각 게이트 절연막(6, 8)을 제거한다. 여기서는, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)을 제거할 때에, 동시에 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)도 제거한다. 이 때, 리소그래피 처리에 의해 레지스트를 패터닝하는 경우에는, 목적 개소 이외의 셀부, 셀 컨택트부 및 저전압 구동 N 채널 트랜지스터의 게이트 절연막 부분은 레지스트를 남긴 상태로 하여 개구하지 않도록 하고 있다.
또한, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)은, 앞에서도 설명한 바와 같이 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)에 대하여 5배 정도나 두껍게 형성하고 있기 때문에, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)을 RIE 등으로 완전하게 제거하는 경우에, 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)은 상당이 오버에칭되게 된다.
그 때문에, 에칭 조건은 실리콘 기판(1)과의 높은 선택비를 갖는 것이 필요하지만, 선택비에 대해서는 높아도 30 정도이기 때문에, 저전압 구동 트랜지스터의 실리콘 기판(1)의 표면은 도 5의 (b)에 도시하고 있는 바와 같이, 다소 파여지게 되는 현상이 발생한다(본 현상을 이하 실리콘 가우징이라고 한다). 따라서, 본 실시 형태의 제조 방법을 채용하는 경우에는, 저전압 구동 P 채널 트랜지스터 LV-P가 실리콘 가우징을 갖는 것이 큰 특징으로 된다.
저전압 구동 P 채널 트랜지스터 LV-P는, 게이트 절연막(8)을 제거함으로써, 제거하지 않은 경우와 비교하여, 불순물 주입을 동일 조건으로 한 경우에, 불순물 이온의 기판 농도 피크가 깊게 형성되게 된다. 그것을 고려하면, 게이트 절연막(8)의 제거 시에 불순물 주입의 전압 가속을 저하시키면, 이에 의해 불순물 이온 주입 시의 투영 비정 Rp가 저하되고, 동시에 변동(표준 편차) ΔRp도 저감할 수 있게 된다. 이 결과, S/D(소스/드레인)간의 실효 채널 길이를 억제하는 것이 가능하게 되며, 그 결과 트랜지스터의 임계값 변동을 억제하는 것이 가능하게 된다.
또한, 저전압 구동 P 채널 트랜지스터 LV-P의 확산층에, 고전압 구동 트랜지스터의 불순물 영역과 동일한 정도의 불순물 주입을 행하는 경우, 게이트 절연막의 막 두께 의존성이 없어지기 때문에, 고전압 구동 트랜지스터와 저전압 구동 트랜지스터의 확산층 불순물 이온 주입 조건을 공통화할 수 있는 장점도 있다. 또한 게이트 절연막(8)의 제거 시에 리소그래피 처리에 의해 레지스트의 패터닝을 행하지만, 고전압 구동 트랜지스터 HV-P, HV-N의 영역과 목적의 저전압 P 채널 트랜지스터 LV-P를 동시에 개구한 경우, 게이트 절연막(6, 8)의 제거 후에, 형성한 레지스트 패턴을 그대로 사용하여, 확산층 불순물 주입을 행할 수도 있어, 결과적으로 공정 간략화가 가능하게 된다.
도 6은 상기한 바와 같이 하여 형성된 상태의 평면도 및 단면도를 도시하는 것으로, 도 6의 (a)는 도 2에 도시한 평면도에 대응하고, 도 6의 (b), (c)는, 도 1에 도시한 단면도에 대응하고 있다. 이 상태에서는, 실리콘 기판(1)의 상면에 형성한 층간 절연막(10)에 레지스트 패턴(27)에 의해 개구부가 형성되고, 게이트 절연막(6, 8)을 박리하여 불순물 확산층(5a, 5b)를 형성한 결과이다. 저전압 구동 P 채널 트랜지스터 LV-P의 불순물 확산층(5a)의 표면은 실리콘 기판(1)이 약간 파 내려간 상태 즉 실리콘 가우징이 발생하고 있는 것을 알 수 있다.
다음으로, 도 7에 도시한 바와 같이, 실리콘 기판(1) 및 게이트 전극(7)을 피복하도록, 실리콘질화막이나 실리콘산질화막, 또는, 산화알루미늄막으로 이루어지는 배리어 절연막(9)을 10㎚ 내지 1000㎚의 범위에서 퇴적한다. 이 배리어 절연막(9)은, 다음 목적으로 형성된 것이다.
즉, 층간 절연막(10)에의 컨택트홀의 형성 시에 에칭 제어성이 부족하여, 에칭이 지나치게 행해지면, 컨택트홀이 STI(4)(소자 분리 영역)에 쑥 들어가 실리콘 기판(1)과 컨택트와의 전압 구동을 확보할 수 없는 문제가 발생한다. 한편, 컨택트 형성 시에 에칭이 부족하면, n형 영역과 데이터 전송선 컨택트 사이의 컨택트 저항이 상승하는 문제가 발생한다.
따라서, 이 컨택트를 형성할 때에, 층간 절연막(10)에 대하여 배리어 절연막(9)을 형성함으로써 에칭 스피드가 느려 선택비를 취할 수 있는 조건에서 에칭하고, 또한, 배리어 절연막(9)을 그 후에 에칭함으로써, 컨택트 에칭할 때의 층간 절연막(10)의 막 두께 변동의 영향을 저감할 수 있다.
또한, 이 배리어 절연막(9)을 퇴적하기 전에, 실리콘 기판(1)의 표면에 산화 또는 퇴적법에 의해 1㎚ 내지 50㎚의 범위의 실리콘산화막을 작성해도 된다. 또한, 그 위에 실리콘산화막, 실리콘질화막이나 BPSG, PSG 등의 실리케이트 글래스, HSQ(Hydrogen Silsequioxanes)나 MSQ(Methyl Silsequioxanes), SiLK 등의 층간막으로 이루어지는 층간 절연막(10)을 10∼1000㎚ 정도 퇴적한다.
배리어 절연막(9)의 재료는 층간 절연막(10)에 대한 에칭 선택비를 갖는 것이 필요하다. 배리어 절연막(9)의 두께는 10∼1000㎚ 정도로, 층간 절연막(10)의 두께와 에칭 선택비에 의해 충분한 가공 마진을 갖는 두께를 필요로 한다.
다음으로, 리소그래피 처리에 의해서, 레지스트(28)의 패터닝을 행하여, 도 8에 도시한 바와 같이, 데이터 선택선(게이트 전극(7)) 상 컨택트 및 기판 소스·드레인 컨택트의 개구(10a)를 형성한다. 이 레지스트(28)를 마스크로 하여, 층간 절연막(10)을 이방성 에칭에 의해 패터닝한다. 이 때, 에칭 조건은 레지스트(28) 및 배리어 절연막(9)에 대하여 선택비를 갖는 조건인 것이 필요하다.
계속해서, 레지스트(28)의 제거 후에, 도 9에 도시한 바와 같이, 컨택트홀(10a)의 저면부에 노출되어 있는 배리어 절연막(9)을 이방성 에칭한다. 이 때, 실리콘 기판(1), 층간 절연막(10)에 대하여 선택비를 갖는 조건에서 실시하는 것이, 후 공정에서, 배리어 절연막(9)을 박리하는 웨트 공정을 필요로 하지 않고, 또한 층간 절연막(10)에 대한 후퇴가 없어, 순테이퍼 형상을 유지하여, 컨택트 직경을 작게 유지할 수 있기 때문에 바람직하다.
이 후, 예를 들면, 인이나 비소 불순물을, 예를 들면 1×1013㎝-2 이상 1×1016 ㎝-2 이하의 도우즈로 이온 주입하여, 컨택트홀(10a) 부분의 n형 영역의 저항율을 저하시켜도 된다. 한편, B(붕소), BF2(2불화 붕소) 불순물을 예를 들면 1×1013㎝-2 이상 1×1016㎝-2 이하의 도우즈량으로 이온 주입하여, 컨택트홀(10a) 부분의 p형 영역의 저항율을 마찬가지로 저하시켜도 된다.
계속해서, 소스·드레인 컨택트 및, 데이터 선택선의 컨택트홀(10a)에 접속되는 인출 배선의 리소그래피 처리에 의해, 레지스트(29)의 패터닝을 행하고, 도 10에 도시한 바와 같이, 층간 절연막(10)을 이방성 에칭에 의해 패터닝하여 배선용 개구부(10b)를 형성한다.
그 후, 레지스트(29)를 제거하고, Ti, Ta, TaN, TiN 등의 배리어 메탈(11) 을, 1㎚ 내지 100㎚의 범위에서, 예를 들면 스퍼터나 CVD법에 의해 컨택트홀(10a) 및 배선용 개구부(10b) 내에 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚ 내지 1000㎚의 두께로 퇴적하여, 컨택트홀(10a) 및 배선용 개구부(10b) 내에 매립한다. 그 후, CMP(Chemical Mechanical Polishing) 등으로 평탄화하여, 도 11에 도시한 바와 같은 구성을 얻는다. 이 경우, 배리어 메탈(11)로서는, CVD법쪽이, 보다 어스펙트가 높은 컨택트홀(10a)에 균일하게 퇴적할 수 있기 때문에 바람직하다.
그 후, 실리콘산화막이나 BPSG, PSG 등의 실리케이트 글래스나, HSQ, MSQ나 SiLK 등의 층간막으로 이루어지는 층간 절연막(13)을 10∼1000㎚ 정도 퇴적한다. 다음으로, 리소그래피 처리에 의해 레지스트(30)에 대하여, 제1 Via 컨택트홀(13a)의 패터닝을 행한다. 계속해서, 도 12에 도시한 바와 같이 레지스트(30)를 마스크로 하여, 층간 절연막(13)을 이방성 에칭에 의해 제1 Via 컨택트홀(13a)을 형성한다. 에칭 조건은 레지스트 및 하층 컨택트에 매립된 금속 또는 배리어 메탈에 대하여 선택비를 갖는 조건인 것이 필요하다.
계속해서, 레지스트(30)의 제거 후 Ti, Ta, TaN, TiN 등의 배리어 메탈을 1㎚ 내지 100㎚의 범위에서, 예를 들면 스퍼터나 CVD법에 의해 제1 Via 컨택트홀(13a) 내에 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚ 내지 1000㎚의 두께로 퇴적하여, 제1 Via 컨택트홀(13a)을 매립한다. 그 후, CMP 등으로 에치백하여 평탄화하여, 도 13에 도시한 바와 같은 형상의 것을 확보한다.
그 후에는, 도 14에 도시한 바와 같이, 예를 들면, Al 혹은 AlCu를 10∼1000 ㎚ 정도 퇴적한다. 또한, 이방성 에칭에 의해, 상기 Al 또는 AlCu를 A-A 방향으로 직사각 형상으로 가공하고, 데이터 전송선으로 되는 배선층(16)을 형성한다. 이 후, 실리콘산화막, 실리콘질화막이나 BPSG, PSG 등의 실리케이트 글래스나, HSQ나 MSQ, SiLK 등의 층간막으로 이루어지는 층간 절연막(17)을 10∼1000㎚ 정도 퇴적한다.
다음으로, 리소그래피 처리에 의해 레지스트(31)를 도포하여 제2 Via 컨택트홀(17a)의 패터닝을 행하고, 도 15에 도시한 바와 같이 층간 절연막(17)을 이방성 에칭에 의해 패터닝한다. 에칭 조건은 레지스트(31) 및 하층 컨택트에 매립된 금속 또는 배리어 메탈에 대하여 선택비를 갖는 조건인 것이 필요하다.
계속해서, 레지스트(31)의 제거 후 Ti, Ta, TaN, TiN 등의 배리어 메탈을 1㎚ 내지 100㎚의 범위에서, 예를 들면 스퍼터나 CVD법에 의해 제2 Via 컨택트홀(17a) 내 및 층간 절연막 상에 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚ 내지 1000㎚의 두께로 퇴적하여, 제2 Via 컨택트홀(17a) 내를 매립함과 동시에 소스선의 배선 재료로서도 동시에 퇴적한다.
물론 제1 Via 컨택트홀(13a) 및 데이터 전송선의 제조법에서 나타낸 바와 같이, 제2 Via 컨택트홀(17a)의 내부를 Ti, Ta, TaN, TiN 등의 배리어 메탈로 1㎚ 내지 100㎚의 범위에서 예를 들면 스퍼터나 CVD법에 의해 퇴적한 후에, 텅스텐, 알루미늄, 구리 등의 금속 재료를 10㎚내지 1000㎚의 두께로 퇴적하여, 제2 Via 컨택트홀을 매립하고 CMP 등으로 평탄화한 후에 배선재로서, Al, AlCu를 10∼1000㎚ 정도 퇴적하는 방법도 있지만, 본 실시예에서는, Via 컨택트와 소스선의 도전성 재료를 동시에 퇴적함으로써 프로세스 공정의 간략화가 가능한 것을 나타내고 있다.
마지막으로 리소그래피에 의해, 퇴적한 Al, AlCu 등 10∼1000㎚ 정도를, 이방성 에칭에 의해 가공함으로써, 본 실시예의 형상이 얻어진다.
이러한 본 실시 형태에 따르면, 게이트 전극(7)의 형성 후에 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)을 RIE 등으로 제거할 때, 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)도 동시에 제거함으로써, 그 후에 행해지는 N- 확산층 형성용의 채널 불순물 이온 주입을, 가공 시에 이용한 레지스트를 그대로 마스크로 하여 동시에 형성할 수 있으며, 이에 의해 리소그래피 처리를 간략화할 수 있고, 리소그래피 처리의 횟수를 삭감하여 공정 단축 및 코스트 저감을 도모할 수 있게 된다.
상술한 경우에, 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)의 막 두께가 얇기 때문에, 동시에 RIE를 실시하였을 때에 실리콘 가우징이 발생하지만, 이것에 의한 쇼트 채널 효과의 영향에 대해서는, 예를 들면 불순물 이온을 Halo 이온 주입으로써 해소할 수 있게 된다.
또한, 이와 같이, 고전압 구동 트랜지스터 HV-P, HV-N의 확산층(5a)과, 저전압 구동 P 채널 트랜지스터 LV-P의 확산층(5b)을 형성하기 위해, 불순물 이온 주입을 동시에 실시하기 때문에, 이것에 의해, 양자의 불순물 프로파일을 일치시킬 수 있음과 함께, 하나의 불순물 프로파일을 설정함으로써 특성을 조정하기 위한 제어성을 높일 수 있게 된다.
또한, 메모리 셀 영역의 트랜지스터 및 저전압 구동 N 채널 트랜지스터에 대해서는, 고전압 구동 트랜지스터용 N- 확산층에서 사용한 채널 불순물 이온 주입을 행하지 않기 때문에, 개별로 확산층 엔지니어링이 가능하게 되어, 쇼트 채널 효과를 억제하는 것도 가능하게 된다.
(제2 실시 형태)
도 16 및 도 17은 본 발명의 제2 실시 형태를 나타내는 것으로, 제1 실시 형태와 다른 점은, 게이트 전극 형성 후에, 남은 게이트 절연막을 제거하는 공정에서, 제1 실시 형태에서는, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)을 제거할 때에, 동시에 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)도 제거하였지만, 이 실시 형태에서는, 메모리 셀 트랜지스터의 셀 컨택트부에 대해서도, 동시에 게이트 절연막을 제거하는 점이다.
즉, 고전압 구동 트랜지스터 HV-P, HV-N, 저전압 구동 P 채널 트랜지스터 LV-P 외에, 메모리 셀 영역(40)의 셀렉트 게이트에 형성하는 셀 컨택트부(41)에 대해서도 게이트 절연막(42)이 동시에 제거되도록 레지스트(43)를 개구 형성한 것이다(도 17에서 사선 영역이 레지스트(43)의 형성 영역). 이 경우, 메모리 셀부(40)의 셀 트랜지스터의 형성 영역 및 도시하지 않은 주변 회로 영역의 저전압 구동 N 채널 트랜지스터부의 게이트 절연막은 리소그래피 처리에 의해 레지스트(43)가 선택적으로 남겨진다.
고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6)은 앞에서도 설명한 바와 같이, 저전압 구동 트랜지스터의 게이트 절연막(8)의 5배 정도 두껍기 때문에, 고전압 구동 트랜지스터 영역의 게이트 절연막(6)을 RIE 등으로 완전하게 제거하는 경우, 셀 컨택트부 및 저전압 P 채널 트랜지스터부는 상당히 오버에칭되게 된다. 그 때문에, 에칭 조건은 실리콘 기판(1)과의 높은 선택비를 갖는 것이 필요하지만, 선택비는 높아도 30 정도이기 때문에, 셀 컨택트부(41) 및 저전압 구동 트랜지스터부의 실리콘면은 다소 파여지게 되는 현상이 발생한다.
따라서 본 실시예에서는, 셀 컨택트부 및 저전압 구동 P 채널 트랜지스터가 실리콘 가우징을 갖는 구조로 되지만, 이것은 셀 컨택트부에 대하여 큰 영향을 미치지 않고, 오히려, 이것에 의해 접촉 저항의 저감을 도모할 수 있다고 하는 이점이 있다.
이러한 제2 실시 형태에 따르면, 제1 실시 형태의 것과 달리, 셀 컨택트부(41)의 게이트 절연막(42)도 제거함으로써, 컨택트 저항을 저감할 수 있다고 하는 효과를 얻을 수 있다.
(제3 실시 형태)
도 18 내지 도 24는 본 발명의 제3 실시 형태를 나타내는 것으로, 제1 실시 형태와 다른 점은, 게이트 전극(7)의 형성 후에 남은 게이트 절연막을 제거하는 공정이다. 제1 실시 형태에서는, 고전압 구동 트랜지스터 HV-P, HV-N의 게이트 절연막(6) 및 저전압 구동 P 채널 트랜지스터 LV-P의 게이트 절연막(8)을 제거하는 경우에, 실리콘 기판(1)의 소자 형성 영역이 노출되어 있는 영역, 즉 STI(4)의 형성 영역과의 경계 부분까지를 대상으로 하고 있었지만, 이 실시 형태에서는, 고전압 구동 트랜지스터 HV-P, HV-N에 대하여, STI(4)의 형성 영역보다도 약간 내측의 영역을 제거하도록 한 점이 다른 특징이다.
이것은, 고전압 구동 트랜지스터 HV-P, HV-N의 형성 영역에 대하여, 게이트 절연막(6)의 제거 시에, STI(4)의 형성 영역을 포함하여 레지스트를 개구하여 에칭 처리를 행하는 것의 폐해를 방지하는 것에 효과가 있다. 즉, 두꺼운 게이트 절연막(6)의 에칭 시에 STI(4)가 노출되는 마스크 패턴을 이용하면, 게이트 절연막(6)의 에칭을 확실하게 행하기 위해 오버에칭을 실시하였을 때에, STI(4)도 동시에 파 내려가게 된다.
STI(4)의 상면 높이는, 실리콘 기판(1)의 표면과 거의 동일한 높이까지 쑥 들어가 있으므로, 다시 STI(4)가 에칭에 의해 파 내려가면, 후의 불순물 도입 공정에서 인접하는 실리콘 기판(1)에의 불순물 도입이 파 내려가 있는 부분만 부분적으로 깊게 불순물이 주입되게 되고, 이것이 STI(4)를 사이에 두고 인접하는 트랜지스터와의 사이에서 절연 거리를 짧게 하게 되어, 전기적 특성의 저하를 초래하게 되었던 것이다.
따라서, 이 실시 형태에서는, 게이트 전극(7)의 가공 후, 불순물 이온 주입 등을 위해, 두꺼운 게이트 산화막(6)을 갖는 고전압용 트랜지스터 HV-P, HV-N의 형성 영역에서, 실리콘 기판(1) 상에 존재하는 게이트 산화막(6)을 제거할 때, 피에칭 영역을 트랜지스터 소자 영역 내로 한정하여, STI(4)에 충전되어 있는 실리콘산화막의 기판 표면으로부터의 쑥 들어감을 방지함으로써 STI(4) 근방에서 불순물 확산층이 깊게 형성되는 것을 방지하여, 트랜지스터 소자의 전압 구동 열화를 억제하 는 것을 가능하게 한 것이다.
이하, 도 18에 도시한 바와 같은 고전압 구동 P 채널 트랜지스터 HV-P의 일부의 구성을 예로 들어 본 실시 형태의 특징에 대하여 설명을 한다. 도 18은, 제1 실시 형태에서의 도 11의 구성에 대응하는 것으로, 층간 절연막(10, 10A)(층간 절연막(10)은, 실제로는 복수의 층을 적층한 것이기 때문에, 여기서는 상부의 것을 층간 절연막(10A)으로서 나타내고 있음)에 컨택트 플래그(12)를 형성한 상태를 도시하고 있다.
도면에서, 실리콘 기판(1)의 STI(4)와의 경계 부분의 표면에는, 게이트 절연막(6)의 일부로서 절연막(6a)이 남은 상태로 도시되어 있다. 이것은, 가공 전의 상태에서는 게이트 절연막(6)과 동일한 막 두께로 되어 있었던 것이, 후술하는 바와 같이 가공 공정을 거침으로써 에칭이 진행되어 막 두께가 얇아진 것이다.
또한, 이 실시 형태에서는, 불순물 확산 영역(5a)의 부분의 실리콘 기판(1)의 표면에 약간이지만 2단으로 실리콘 가우징이 발생한 상태로 되어 있다. 구체적으로는, 실리콘 기판(1)의 표면의 높이가, 게이트 절연막(6)이 형성된 부분에 비해, 스페이서(51)의 형성 부분에서는 약간 내려가 있고, 컨택트 형성 영역에서는 더 내려 간 위치로 되어 있다.
이와 같이 실리콘 가우징이 발생하는 것은, 실리콘 기판(1)의 상면에 형성되어 있는 막을 RIE법 등으로 에칭할 때에, 선택비가 무한대로 되지 않는 것에 기인한 것으로, 공정 변동을 고려하여 막이 제거된 후 실리콘 기판(1)의 표면이 노출된 상태에서 에칭 처리가 계속되기 때문이다. 또한, 도면에서는 실리콘 가우징이 발 생하고 있는 상태를 과장하여 나타내고 있다.
도 19는 고전압 구동 P 채널 트랜지스터 HV-P의 평면도를 도시하고 있으며, A-A선이 도 18에 도시하는 절단선이고, 도면에서, 파선 S로 나타내는 선은 그 내측의 게이트 절연막(6)을 제거하는 레지스트 패턴을 나타내는 것으로서, 게이트 절연막(6)의 패턴 나머지로서 절연막(6a)이 남은 상태를 나타내고 있다.
다음으로, 상기 구성의 제조 공정에 대하여 설명한다.
도 20은 고전압 구동 P 채널 트랜지스터 HV-P의 게이트 전극(7)을 가공 형성한 상태를 도시하고 있다. 이것은, 제1 실시 형태에서의 도 5의 (a)의 상태에 대응하고 있다.
이 상태로부터, 도 21에 도시한 바와 같이, 고전압 구동용 P 채널 트랜지스터 HV-P의 실리콘 기판(1) 상(소스/드레인 영역)에 존재하는 35㎚ 정도의 두꺼운 게이트 절연막(6)을 에칭하여 제거한다. 이 때, 본 실시예에서는 도 19에서 파선 S로 나타낸 바와 같이 에칭을 행하는 영역을 고전압 구동 P 채널 트랜지스터 HV-P 내로 한정한다. 구체적으로는, STI(4)의 내측으로 되도록 영역을 한정함으로써, 도시한 바와 같이 STI(4)가 실리콘 기판(1)으로부터 쑥 들어가는 것을 방지할 수 있지만, STI(4) 옆에 게이트 절연막(6)이 에칭되지 않고 참조 부호 6a로서 남는다.
다음으로, 후 산화를 행한 후, 확산층 형성을 위해 이온 주입을 행한다. 여기서는, 저전압 구동 N 채널 트랜지스터는 LDD(Lightly Doped Drain) 구조로 하고 예를 들면 As(비소)를 20keV로 3.0E13[atoms/㎠]의 조건에서 불순물 주입을 행하여 N-층을 형성한다. 이 때, 동시에 메모리 셀 영역의 셀 어레이부의 N- 확산층을 형성한다. 또한, 고전압 구동 P 채널 트랜지스터 HV-P에 대해서는, 도 22에 도시한 바와 같이, Halo 이온 주입으로서 P(인)를 30 keV로 4.5E12[atoms/㎠]의 조건에서 이온 주입을 행한다. 이 때, STI(4)의 옆에는 두꺼운 게이트 절연막(6a)이 남아 있기 때문에, STI(4)의 인접 부분에서는 불순물의 평균 사영 비정이 짧아지는 것에 주의가 필요하다.
다음으로, 도 23에 도시한 바와 같이, WL 사이의 매립 및, 주변 트랜지스터부의 측벽 스페이서(51)의 형성을 위해, 종래와 마찬가지로 TEOS막을 80㎚ 성막하여 에치백을 행한다. 이 때의 오버에칭에 의해 STI(4)의 옆에 존재하는 게이트 절연막(6a)은 막 두께가 얇아진다. 구체적으로는, TEOS막의 막 두께가 80㎚인 데 대하여 30% 정도의 오버에칭을 행하기 때문에, 도시한 바와 같이, STI(4)의 옆에 남는 게이트 절연막(6)은 막 두께가 10㎚ 이하 정도로 된다. 이 때, STI(4)에 대해서도 마찬가지로 에칭되며, 그 높이가 실리콘 기판(1)의 표면 근방의 위치로 되도록 조정된다.
다음으로, 트랜지스터의 소스/드레인 영역에 확산층 형성을 위해, N 채널 트랜지스터 HV-N에는 As(비소)를, P 채널 트랜지스터 HV-P에는 B(붕소)를 3.0×E15[atoms/㎠] 정도의 조건에서 이온 주입 행하여, 도시한 경우에서는 P+ 확산층(5a)을 형성한다. 이 때, STI(4)의 옆에는 약간 게이트 절연막(6a)이 남아 있고, 고전압 구동 트랜지스터 HV-P, HV-N에서는 STI(4)의 옆에서의 확산층(5a)은 약 간 얕게 형성된다.
이 후, 종래와 마찬가지로 하여, 실리콘질화막을 배리어 절연막(9)으로서 막 두께 20㎚로 퇴적한 후, 게이트 전극 사이를 BPSG막으로 매립하고, CMP법에 의해 평탄화를 행하여 층간 절연막(10)을 형성한다. 다음으로, 층간 절연막(10A)으로서 플라즈마 TEOS막을 250㎚ 성막한 후, 비트선 컨택트 및 주변 회로부에 컨택트홀을 개구한다. 계속해서, 배선층으로 되는 홈을 형성한 후, 비트선 컨택트와 컨택트홀 및 배선홈을, 배리어 메탈(11)로서 Ti/TiN을 적층하고 스퍼터법에 의해 성막한 후, CVD법에 의해 컨택트 플러그(12)를 충전한다. 다음으로, CMP법에 의해 평탄화를 행하여, 도 18의 구성을 얻는다. 이후, 백 엔드 공정으로 진행시켜 간다.
상기 방법을 이용함으로써, 주변 회로, 특히 고전압 구동 트랜지스터 HV-P, HV-N에서 STI(4)가 실리콘 기판(1)보다 쑥 들어가는 것을 방지하여, 인접 트랜지스터간의 펀치 스루 전압 구동 열화를 개선함으로써, STI(4)의 형성 폭을 축소하여, 칩 면적을 저감하는 것이 가능하게 되는 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에서는, STI(4)의 옆에 게이트 절연막(6a)이 남고, 이 부분이 게이트 전극 근방에 이온 주입되는 불순물 프로파일과는 다르기 때문에, 이온 주입 조건을 최적화할 때는, 게이트 엣지부에서의 쇼트 채널 특성 악화에 의한 오프 리크 불량 등이 발생하지 않도록 조건을 결정할 필요가 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 게이트 전극을 형성한 후에, 소정 영역을 개구하는 마스크 패턴을 형성하고, 이것을 이용하여 막 두께가 서로 다른 게이트 절연막을 함께 박리하여 불순물을 도입하는 공정을 채용하고 있기 때문에, 따로따로 실시하였던 종래에 비해 공정을 통합하여 공수의 단축 및 코스트 저감을 도모할 수 있게 된다. 또한, 절연막을 매립한 소자 분리 영역을 형성하는 경우라도, 악영향을 미치지 않고 실시할 수 있게 된다.

Claims (5)

  1. 반도체 기판에 막 두께가 서로 다른 게이트 절연막을 형성하는 공정과,
    게이트 전극을 구성하는 막을 적층 형성하는 공정과,
    적층 형성한 막을 에칭에 의해 분리하여 게이트 전극을 형성하는 공정과,
    이들 게이트 전극을 구성 요소로서 포함하는 트랜지스터의 소정의 불순물 확산 영역 형성 부분에 대하여 그 표면의 상기 막 두께가 서로 다른 게이트 절연막을 개구하기 위한 마스크 패턴을 형성하는 공정과,
    형성된 상기 마스크 패턴을 이용하여 상기 막 두께가 서로 다른 게이트 절연막을 박리함과 함께 그 게이트 절연막을 박리한 개구부에 불순물을 도입하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 상기 트랜지스터 형성 영역에 홈을 형성하여 절연막을 매립한 구성의 소자 분리 영역을 갖는 경우에,
    상기 마스크 패턴을 형성하는 공정에서는, 상기 반도체 기판의 표면의 상기 소자 분리 영역과의 경계 부분보다도 내측 영역을 개구하도록 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 장치는, 메모리 셀 영역 및 주변 회로 영역을 포함하여 구성되며,
    상기 트랜지스터는, 상기 주변 회로 영역의 트랜지스터로서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 트랜지스터는, 상기 게이트 절연막이 두껍게 형성되어 있는 고전압 구동 트랜지스터 및 상기 게이트 절연막이 얇게 형성되어 있는 저전압 구동 트랜지스터를 모두 포함한 구성의 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 절연막을 박리하는 공정은, 상기 고전압 구동 트랜지스터 및 P 채널형 트랜지스터로서 형성되는 상기 저전압 구동 트랜지스터에 대하여 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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