KR100951981B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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가부시끼가이샤 도시바
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Abstract

본 발명의 반도체 장치는, 반도체 기판과 이 반도체 기판 상에 형성된 메모리셀 및 주변 회로를 포함하며, 상기 메모리셀은 상기 반도체 기판 상에 순차적으로 형성된 제1 절연막, 제1 전극층, 제2 절연막 및 제2 전극층을 갖고，상기 주변 회로는 상기 제1 절연막, 상기 제1 전극층, 주변 회로용 개구부를 갖는 상기 제2 절연막 및 상기 주변 회로용 개구부를 통하여 전기적으로 상기 제1 전극층과 접속된 상기 제2 전극층을 가지며, 상기 주변 회로의 상기 제2 절연막 하의 상기 제1 전극층의 막 두께는 상기 메모리셀의 상기 제1 전극층의 막 두께보다도 두꺼운 것을 특징으로 한다.
반도체 기판, 메모리셀, 개구부, 절연막, 전극층, 부유 게이트 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 출원은 일본국 특허 출원 2007-155614(2007년 6월 12일)에 기초한 것으로
서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 부유 게이트 전극 및 제어 게이트 전극을 갖는 불휘발성 메모리셀용 트랜지스터와 주변 회로용 트랜지스터가 동일한 기판 상에 혼재되는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치 중에는, 플래시 메모리라 불리는 불휘발성 반도체 기억 장치가 있다. 일반적인 플래시 메모리에서는，예를 들면 특허 공개 2002-176114호 공보에 개시되어 있는 바와 같이, 하부 게이트 전극인 부유 게이트 전극 및 상부 게이트 전극인 제어 게이트 전극의 2개의 게이트 전극을 갖는 불휘발성 메모리셀용 트랜지스터와, 이 불휘발성 메모리셀용 트랜지스터와 대략 동일한 구조로 이루어지는 주변 회로용 트랜지스터가 동일한 실리콘 기판 상에 혼재되어 있다. 이들 메모리셀용 트랜지스터 및 주변 회로용 트랜지스터는, 통상적으로 대략 동일한 공정에 의해 병행하여 형성되고，모두 폴리실리콘층으로 이루어지는 부유 게이트 전극과 제어 게이트 전극 사이에 절연막을 끼운 구조를 갖고 있다. 또한，메모리셀부 및 주변 회로부 모두 일부의 트랜지스터에 대해서는, 부유 게이트 전극으로 되는 폴리실리콘층(FG poly-Si층)과 제어 게이트 전극으로 되는 폴리실리콘층(CG poly-Si층)을 전기적으로 접속하기 위해, FG poly-Si층을 노출하는 개구부가 에칭에 의해 FG poly-Si층 상의 절연막의 일부를 관통하여 형성된다.
최근, 플래시 메모리를 미세화하면서 메모리셀의 기입 속도를 개선하는 요구가 높아지고 있고, 이를 위해서는 FG poly-Si층을 얇게 형성할 필요가 있다. 통상적으로는 주변 회로부의 트랜지스터에 형성하는 상기 개구부는 메모리셀부의 선택 트랜지스터에 형성하는 상기 개구부에 비하여 개구 면적을 크게 하므로, 개구부를 형성할 때의 FG poly-Si층이 깎여지는 양(깊이)은 메모리셀부에 비하여 주변 회로부 쪽이 크게 된다. 이 때문에, 메모리셀부에서의 FG poly-Si층의 두께(Tcell)에 맞춰서 주변 회로부에서의 FG poly-Si층의 두께(Tperi)를 동일 정도로 얇게 하면， 주변 회로부에서 개구부가 FG poly-Si층을 관통하여 실리콘 기판의 내부까지 도달하게 되어, 그 개구부에 컨택트용 도전막을 매립한 경우에 게이트 전극-Si 기판간의 쇼트를 야기한다는 등의 문제가 있다. 또한，주변 회로부에서는，FG poly-Si층을 저항 소자로서 이용하고 있기 때문에，FG poly-Si층을 박막화하면 원하는 저항값을 확보할 수 없게 된다는 등의 문제도 있다. 더 나아가서는 이들 문제를 회피하기 위해, FG poly-Si층 및 개구부를 메모리셀부와 주변 회로부에서 각각 개별로 형성하는 공정이 고려되지만, 공정수가 증가하여 생산 효율이 저하된다는 등의 문제가 발생한다.
본 발명의 일 실시 형태에 따르면, 반도체 기판과, 이 반도체 기판 상에 형성된 메모리셀 및 주변 회로를 포함하며, 상기 메모리셀은, 상기 반도체 기판 상에 순차로 형성된 제1 절연막, 제1 전극층, 제2 절연막 및 제2 전극층을 갖고，상기 주변 회로는, 상기 제1 절연막, 상기 제1 전극층, 주변 회로용 개구부를 갖는 상기 제2 절연막 및 상기 주변 회로용 개구부를 통하여 전기적으로 상기 제1 전극층과 접속된 상기 제2 전극층을 가지며, 상기 주변 회로의 상기 제2 절연막 하의 상기 제1 전극층의 막 두께는 상기 메모리셀의 상기 제1 전극층의 막 두께보다도 두꺼운 반도체 장치를 제공한다.
본 발명의 다른 실시형태에 따르면, 반도체 기판의 표면 상의 메모리셀이 형성되는 영역 및 주변 회로가 형성되는 영역에 걸쳐 제1 절연막 및 제1 전극층을 적층하여 형성하고, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 내부에 이르는 소자 분리 영역을 복수 개소에 형성하는 공정과, 상기 메모리셀 형성 영역 내의 상기 제1 전극층의 상면을 상기 주변 회로 형성 영역 내의 상기 제1 전극층의 상면보다도 낮은 위치까지 후퇴시키고, 이 후퇴한 상기 제1 전극층의 상면보다도 더 낮은 위치까지 상기 메모리셀 형성 영역 내의 상기 각 소자 분리 영 역의 상면을 후퇴시키는 공정과, 상기 각 소자 분리 영역 및 상기 제1 전극층 상에 제2 절연막을 형성하고, 이 제2 절연막을 관통하여 상기 제1 전극층의 내부에 이르는 개구부를 상기 메모리셀 형성 영역 및 상기 주변 회로 형성 영역의 각 영역 내에 병행하여 형성하는 공정과, 상기 제2 절연막 상에 제2 전극층을 형성하며, 이 제2 전극층의 일부를 상기 각 개구부 내에 매립하여 상기 제1 전극층에 전기적으로 접속하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 반도체 장치 및 그 제조 방법에 따르면, 각 메모리셀의 기입 특성 등의 동작 특성을 확보하면서 각 메모리셀을 미세화하여 고집적화할 수 있음과 함께，각 메모리셀의 동작 속도의 향상과 주변 회로용 트랜지스터의 동작의 안정성을 양립시킬 수 있다.
이하, 본 발명에 따른 하나의 실시 형태를 도 1a 내지 도 5를 참조하면서 설명한다. 본 실시 형태에서는 부유 게이트 전극 및 제어 게이트 전극을 갖는 불휘발성 메모리셀용 트랜지스터와 주변 회로용의 트랜지스터가 동일한 기판 상에 혼재되는 반도체 장치 및 그 제조 방법에 대하여 설명한다.
먼저, 도 1a에 도시한 바와 같이, 반도체층(반도체 기판)으로서의 실리콘 기판(1)의 표면 상에 메모리셀의 터널 절연막(게이트 절연막)으로 되는 제1 절연막(2)을 전면적으로 형성한다. 여기에서는， 막 두께가 약 8∼10㎚인 실리콘 산화 막(SiO2막)을 형성한다. 계속해서, 실리콘 산화막(터널 산화막; 2) 상에 부유 게이트 전극으로 되는 제1 전극층(3)을 전면적으로 형성한다. 이 제1 전극층(3)에는, 통상적으로 불순물로서의 인(P)이 약 3e20atoms/㎤ 도핑된 폴리실리콘 막이 이용된다. 여기에서는，제1 전극층(3)으로서 막 두께가 약 50∼100㎚인 인 도핑 폴리실리콘막을 CVD법에 의해 형성한다.
계속해서, 인 도핑 폴리실리콘막(3) 및 실리콘 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 도달하는 소자 분리용 홈(4)을 이방성 에칭에 의해 복수 개소에 형성한다. 계속해서, 메모리셀 및 소자 영역을 분리하기 위한 각 소자 분리용 홈(4)의 내부에 실리콘 산화막(SiO2막) 등으로 이루어지는 절연막을 충전하기 위해서, CVD법에 의해 절연막을 실리콘 기판(1) 상에 전면적으로 형성한다. 계속해서, 인 도핑 폴리실리콘막(3)의 표면이 노출될 때까지 인 도핑 폴리실리콘막(3)의 표면 상의 절연막을 CMP법에 의해 연마한다. 이것에 의해，각 소자 분리용 홈(4)의 내부에 절연막이 매립되어 STI(Shallow Trench Isolation) 및 메모리 소자 분리용의 소자 분리용 절연막(5)이 복수 개소에 형성된다.
또한，도 1a 중 일점쇄선의 좌측 영역은 메모리 셀이 형성되는 메모리셀 형성 영역(메모리셀부; 6)으로 된다. 도 1a 중 일점쇄선의 우측 영역은 주변 회로가 형성되는 주변 회로 형성 영역(주변 회로부; 7)으로 된다. 이 분리는 소자 분리용 홈(4) 상에서 이루어진다. 그리고，이 도 1a에서의 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 정의는 후에 참조하는 도 1b 내지 도 3에서도 마찬가지로 한다.
다음으로，도 1b에 도시한 바와 같이, 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a) 및 소자 분리 영역(5a)의 상면을, 주변 회로 형성 영역(7) 내의인 도핑 폴리실리콘막(3b)의 상면보다도 낮은 위치까지 후퇴시킨다. 구체적으로는, 먼저 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 양쪽 영역에 걸쳐 인 도핑 폴리실리콘막(3) 및 소자 분리 영역(5)의 표면 상에 포토레지스트로 이루어지는 마스크층을 형성한다(도시 생략). 계속해서, 이 마스크층을 패터닝하여 메모리셀 형성 영역(6)과 주변 회로 형성 영역(7)과의 경계부에 형성된 소자 분리 영역(5b) 및 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b)의 표면 상에만 마스크층을 남긴다. 이것에 의해，메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a) 및 소자 분리 영역(5a)의 표면은 마스크층으로부터 노출된다.
계속해서, 마스크층으로부터 노출된 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a) 및 각 소자 분리 영역(5a)의 상부를 RIE(Reactive Ion Etching) 프로세스에 의해 깎는다. 이때, 에칭 가스에는, 각 소자 분리 영역(5a)을 구성하는 실리콘 산화막을 인 도핑 폴리실리콘막(3a)에 비하여 보다 빠르게 깎을 수 있는 가스를 이용한다. 이러한 에칭 가스로서는, 예를 들면 C4F8, CO, Ar, O2 등을 들 수 있다. 이것에 의해，메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a)의 상면을 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b)의 상면보다도 낮은 위치까지 후퇴시킨다. 또한，이것과 병행하여 메모리셀 형성 영역(6) 내의 각 소 자 분리 영역(5a)의 상면을 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a)의 상면보다도 더 낮은 위치까지 자기 정합적이며 선택적으로 후퇴시킨다. 여기서는，각 소자 분리 영역(5a)이 인 도핑 폴리실리콘막(3a)에 비해 약 30㎚ 깊게 깎인 단차를 형성하도록 RIE 프로세스를 조정한다.
이러한 설정 하에, RIE 프로세스를 실행함으로써 각 소자 분리 영역(5a)을, 그들의 상면이 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b)의 상면으로부터 약 40㎚ 내려갈 때까지 깎아 단차를 형성한다. 이것에 의해，메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a)은 그 상면이 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b)의 상면으로부터 약 10㎚ 하측에 위치할 때까지 깎여진다. 이 결과, 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a)의 막 두께는 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b)의 막 두께에 비해 약 10㎚ 얇아진다. 즉, 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a)의 막 두께가 약 40∼90㎚로 된다. 이 RIE 프로세스를 종료한 후, 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b) 및 소자 분리 영역(5b)의 표면 상으로부터 마스크층을 제거한다.
계속해서, 상면이 후퇴한 메모리셀 형성 영역(6) 내의 인 도핑 폴리실리콘막(3a) 및 각 소자 분리 영역(5a)과 주변 회로 형성 영역(7) 내의 인 도핑 폴리실리콘막(3b) 및 소자 분리 영역(5b)의 표면 상에 전극간 절연막으로 되는 제2 절연막(8)을 전면적으로 형성한다. 이 제2 절연막(8)로서는, 메모리셀의 인터폴리 절 연막으로서 사용되는 막, 예를 들면 상하 2층의 실리콘산화막(SiO2막) 사이에 1층의 실리콘질화막(SiN막)을 끼운 ONO 구조로 이루어지는 적층 절연막을 형성하면 된다.
다음으로，도 1c에 도시한 바와 같이, 제2 절연막(8)의 표면 상에 포토레지스트로 이루어지는 마스크층(9)을 전면적으로 형성한다. 계속해서, 마스크층(9)을 패터닝하여 제2 절연막(8)의 표면의 일부를 노출하는 제1 선택 트랜지스터용 개구부(1Oa) 및 제1 주변 회로용 개구부(10b)를, 각각 마스크층(9)을 관통시켜 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 각 영역 내에 형성한다. 이들 각 개구부(10a, 10b)는, 후술하는 제2 전극층(12)을 메모리셀 형성 영역(6)에서의 선택 트랜지스터 및 주변 회로 형성 영역(7)의 각 영역 내의 인 도핑 폴리실리콘막(3a, 3b)의 내부에 매립하기 위해 형성되는，제2 선택 트랜지스터용 개구부(11a) 및 제2 주변 회로용 개구부(11b)의 각각에 따른 위치에 형성된다.
다음으로，도 2a에 도시한 바와 같이, 통상적인 리소그래피 공정 및 에칭 공정에 의해 제1 선택 트랜지스터용 개구부(1Oa) 및 제1 주변 회로용 개구부(1Ob) 내에 표면이 노출된 제2 절연막(8)을 제거하여, 메모리셀 형성 영역(6) 및 주변 회로형성 영역(7)의 각 영역 내의 인 도핑 폴리실리콘막(3a, 3b)의 표면의 일부를 각 개구부(10a, 1Ob) 내에 노출시킨다. 계속해서, 마찬가지의 공정에 의해, 각 개구부(1Oa, 1Ob)의 아래쪽의 각 인 도핑 폴리실리콘막(3a, 3b)을 각각 소정의 깊이까지 병행하여 파내려 간다. 이것에 의해 제2 절연막(8)을 관통하여 각 인 도핑 폴리실리콘막(3a, 3b)의 내부에 이르는 제2 선택 트랜지스터용 개구부(11a) 및 제2 주변 회로용 개구부(11b)가 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 각 영역 내에 병행하여 형성된다. 구체적으로는，이들 각 개구부(11a, 11b)는 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7) 중 특히 후술하는 각 트랜지스터 소자(16, 17)가 형성되는 트랜지스터 영역(13a, 13b) 내에 형성된다.
여기서, 도 4 및 도 5를 참조하면서, 각 개구부(11a,11b)의 개구 면적과 각개구부(11a,11b)의 깊이와의 관계에 대하여 설명한다. 도 4는 각 개구부(11a, 11b)의 개구 면적과, 각 개구부(11a,11b)를 형성할 때에 인 도핑 폴리실리콘막(3a, 3b)이 깎여지는 깊이(양)와의 관계를 나타내는 표이다. 또한，도 5는 도 4에 도시한 관계를 플롯하여 그래프로 나타낸 것이다.
도 4 및 도 5에 도시한 바와 같이, 인 도핑 폴리실리콘막(3a, 3b)을 에칭에 의해 깎아 각 개구부(11a, 11b)를 형성하는 경우, 각 개구부(11a, 11b)의 개구 면적이 커짐에 따라 각 인 도핑 폴리실리콘막(3a, 3b)이 깎여지는 깊이(양)가 커진다. 또한，통상적으로는 주변 회로 형성 영역(주변 회로부; 7)에 형성되는 개구부(11b)는 메모리셀 형성 영역(메모리셀부; 6)에 형성되는 개구부(11a)에 비하여 개구 면적이 크다. 이 때문에, 주변 회로 형성 영역(7)의 인 도핑 폴리실리콘막(3b)의 막 두께가 메모리셀 형성 영역(6)의 인 도핑 폴리실리콘막(3a)과 동일한 정도이거나 그 이하이면, 각 개구부(11a, 11b)를 동일한 에칭 공정에 의해 병행하여 형성할 때 개구부(11b)가 그 바로 아래의 인 도핑 폴리실리콘막(3b) 및 실리콘 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 도달하여 형성될 가능성이 있다. 이것은, 게이트 전극-실리콘 기판간의 쇼트가 발생하는 원인으로 된다.
따라서，인 도핑 폴리실리콘막(3a, 3b)은 각 개구부(11a, 11b)의 개구 면적및 깊이에 따라서 각각 서로 다른 막 두께로 형성할 필요가 있다. 보다 구체적으로는, 주변 회로 형성 영역(7)의 인 도핑 폴리실리콘막(3b)의 막 두께는, 주변 회로 형성 영역(7)에 개구부(11b)를 형성할 때에 인 도핑 폴리실리콘막(3b)이 깎여지는 깊이로부터 메모리셀 형성 영역(6)에 개구부(11a)를 형성할 때에 인 도핑 폴리실리콘막(3a)이 깎여지는 깊이를 뺀 값에, 메모리셀 형성 영역(6)의 인 도핑 폴리실리콘막(3a)의 막 두께를 서로 더한 값과 동등 이상의 크기로 설정하게 된다. 이것을 수식적으로 나타내면, 다음과 같이 된다. 주변 회로 형성 영역(7)의 인 도핑 폴리실리콘막(3b)의 막 두께 > 메모리셀 형성 영역(6)의 인 도핑 폴리실리콘막(3a)의 막 두께 + [(주변 회로 형성 영역(7)에 개구부(11b)를 형성할 때에 인 도핑 폴리실리콘막(3b)이 깎여지는 깊이) - (메모리셀 형성 영역(6)에 개구부(11a)를 형성할 때에 인 도핑 폴리실리콘막(3a)이 깎여지는 깊이)]
본 실시 형태에서는，메모리셀 형성 영역(6)에는 개구 면적이 약 0.015㎛2의 개구부(11a)를 형성한다. 그렇게 하면，개구부(11a)의 깊이는 도 4 및 도 5에 도시한 바와 같이 약 20㎚로 된다. 이것에 대하여, 주변 회로 형성 영역(7)에는 개구 면적이 약 0.1㎛2인 개구부(11b)를 형성한다. 그렇게 하면，개구부(11b)의 깊이는 도 4 및 도 5에 도시한 바와 같이 약 30㎚로 된다. 이 경우, 주변 회로 형성 영역(7)에 개구부(11b)를 형성할 때에 인 도핑 폴리실리콘막(3b)이 깎여지는 깊이로부터 메모리셀 형성 영역(6)에 개구부(11a)를 형성할 때에 인 도핑 폴리실리콘 막(3a)이 깎여지는 깊이를 뺀 값은 약 1O㎚로 된다. 또한，전술한 바와 같이, 상면을 약 1O㎚ 후퇴시킨 메모리셀 형성 영역(6)의 인 도핑 폴리실리콘막(3a)의 막 두께(Tcell)는 약 40∼90㎚로 되어 있다. 그와 함께，주변 회로 형성 영역(7)의 인 도핑 폴리실리콘막(3b)의 막 두께(Tperi)는 약 50∼100㎚로 되어 있다.
따라서，본 실시 형태에서는 실리콘 기판(1) 상에 남겨진 메모리셀 형성 영역(6)의 인 도핑 폴리실리콘막(3a)의 막 두께 및 주변 회로 형성 영역(7)의 인 도핑 폴리실리콘막(3b)의 막 두께는 전술한 관계를 충족시키고 있다. 이 때문에, 개구부(11b)가 그 바로 아래의 인 도핑 폴리실리콘막(3b) 및 실리콘 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 도달하여 형성될 가능성은 없다. 또한，이상 설명한 공정에 의하면, 개구부(11a)의 바로 아래의 인 도핑 폴리실리콘막(3a)의 막 두께 및 개구부(11b)의 바로 아래의 인 도핑 폴리실리콘막(3b)의 막 두께는，모두 약 20∼70㎚로 되고, 대략 동일한 크기이다. 각 개구부(11a, 11b)를 형성하는 RIE프로세스를 종료한 후, 제2 절연막(8)의 표면 상으로부터 마스크층(9)을 제거한다.
다음으로，도 2b에 도시한 바와 같이, 각 개구부(11a,11b)가 형성된 제2 절연막(8)의 표면 상에 전면적으로 제2 전극층(12)을 형성한다. 여기서는，제2 전극층(12)으로서, 고융점 금속층 또는 고융점 금속 실리사이드층을 CVD법, 스퍼터링법, 또는 가열 처리 등에 의해 형성한다. 제2 전극층(12)의 일부는 제2 절연막(8)을 관통하여 각 개구부(11a, 11b) 내에 매립된다. 이것에 의해，메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 각 영역의 트랜지스터 형성 영역(13a, 13b)에 서，제2 전극층(12)과 제1 전극층인 인 도핑 폴리실리콘막(3a, 3b)이 전기적으로 직접 접속된다.
다음으로，도 2c에 도시한 바와 같이, 메모리셀 형성 영역(6)과 주변 회로 형성 영역(7)과의 경계부에 형성된 소자 분리 영역(5b)의 위쪽의 제2 전극층(12) 및 제2 절연막(8)의 일부를 에칭에 의해 깎아 개구부(14)를 형성한다. 이것에 의해，소자 분리 영역(5b)의 상면의 일부를 개구부(14) 내에 노출시킨다. 그와 함께，제2 전극층(12), 제2 절연막(8) 및 인 도핑 폴리실리콘막(3a, 3b)을 소정의 게이트 패턴으로 가공한다(도시 생략). 계속해서, 이온 주입법 및 열 확산 처리에 의해 실리콘 기판(1)의 표층부에 불순물을 주입하여 확산시킨다. 이것에 의해，실리콘 기판(1)의 표층부에 소스·드레인 확산층을 형성한다(도시 생략).
지금까지의 공정에 의해, 메모리셀 형성 영역(6)의 트랜지스터 형성 영역(13a) 내에는, 부유 게이트 전극(하부 게이트 전극)으로 되는 인 도핑 폴리실리콘막(3a)과 제어 게이트 전극(하부 게이트 전극)으로 되는 제2 전극층(12) 사이에 전극 간 절연막으로 되는 제2 절연막(8)을 끼워서 이루어지는 메모리셀용 플로팅 게이트형 트랜지스터(15)가, 각 소자 분리 영역(5a)에 의해 서로 전기적으로 분리되어 복수개 형성된다. 그와 함께，메모리셀 형성 영역(6)의 트랜지스터 형성 영역(13a) 내에는 개구부(11a)를 통하여 제2 전극층(12)과 인 도핑 폴리실리콘막(3a)이 전기적으로 직접 접속된 선택 트랜지스터(16)가 소자 분리 영역(5a)에 의해 각 메모리셀용 트랜지스터(15)로부터 전기적으로 분리되어 형성된다. 메모리셀 형성 영역(6)의 트랜지스터 형성 영역(13a) 중，특히 플로팅 게이트형 트랜지스터(15)가 형성되는 영역은, 메모리셀 어레이 영역이라고도 불린다.
또한, 주변 회로 형성 영역(7)의 트랜지스터 형성 영역(13b) 내에는, 메모리셀 형성 영역(6)의 선택 트랜지스터(16)와 마찬가지로，개구부(11b)를 통해서 제2 전극층(12)과 인 도핑 폴리실리콘막(3b)이 전기적으로 직접 접속된 주변 회로용 트랜지스터(17)가, 소자 분리 영역(5b)에 의해 각 메모리셀용 트랜지스터(15) 및 선택 트랜지스터(16)로부터 전기적으로 분리되어 형성된다. 또한，이 주변 회로용 트랜지스터(17)에서는，인 도핑 폴리실리콘막(3b)은 저항으로서 이용된다.
다음으로，도 3에 도시한 바와 같이, 제2 전극층(12)의 표면 상에 층간 절연막으로 되는 제3 절연막(18)을 전면적으로 형성한다. 이때, 제3 절연막(18)에 의해 소자 분리 영역(5b) 상에 형성된 개구부(14)의 내부를 매립한다. 이 제3 절연막(18)은, 예를 들면 실리콘 산화막(SiO2막) 등의 일반적인 절연막이나, 비유전률이 실리콘 산화막보다도 낮은 소위 저비유전률 절연막을 이용하여 형성하면 된다.
계속해서, 메모리셀 형성 영역(6) 내에서 소자 분리 영역(5b) 상에 형성된 제2 전극층(12a)의 위쪽의 제3 절연막(18)을 관통하여, 제2 전극층(12a)에 전기적으로 접속되는 컨택트 플러그(19a)를 형성한다. 또한，이것과 병행하여, 주변 회로 형성 영역(7) 내에는, 트랜지스터(17)가 갖는 제2 절연막(8)의 위쪽의 제3 절연막(18)을 관통하여, 제2 전극층(12b)에 전기적으로 접속되는 컨택트 플러그(19b)를 형성한다. 또한，도시는 생략하지만, 메모리셀 어레이 영역에 컨택트 플러그를 형성할 때에는, 예를 들면 주변 트랜지스터의 소스·드레인 영역이 형성되는 소자 영 역 등에의 컨택트 플러그도 동시에 형성한다. 이 후, 메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)의 각 영역에서 제3 절연막(18) 상에 상층 배선(21a, 21b)을 형성하여, 각 컨택트 플러그(19a, 19b)에 전기적으로 접속한다. 이상에서, 본실시 형태에 따른 불휘발성 반도체 장치로서의 NAND형 플래시 메모리의 제조 공정 중 주요한 공정을 종료로 한다.
이 결과, 도 3에 도시한 바와 같이, 반도체 기판(1)과, 이 반도체 기판(1) 상에 형성된 메모리셀(15) 및 주변 회로(17)를 구비하는 반도체 장치로서의 NAND형 플래시 메모리가 제조된다. 메모리셀(15)은, 반도체 기판(1) 상에 순차적으로 적층하여 형성된 제1 절연막(2), 제1 전극층(3a(3)), 제2 절연막(8), 및 제2 전극층(12a(12))을 갖는다. 또한，주변 회로(17)는 제1 절연막(2), 제1 전극층(3b(3)), 제2 주변 회로용 개구부(11b)를 갖는 제2 절연막(8) 및 제2 주변 회로용 개구부(11b)를 통하여 제1 전극층(3b)에 전기적으로 접속된 제2 전극층(12b(12))을 갖는다. 그리고， 주변 회로(17)의 제2 절연막(8) 하의 제1 전극층(3b)의 막 두께는 메모리셀(15)의 제1 전극층(3a)의 막 두께보다도 두껍게 형성되어 있다.
또한，도 3에 도시한 바와 같이, 반도체 기판(1) 상에는 메모리셀(15)에 근접하여 선택 트랜지스터(16)가 형성되어 있다. 이 선택 트랜지스터(16)는, 제1 절연막(2), 제1 전극층(3a(3)), 제2 선택 트랜지스터용 개구부(11a)를 갖는 제2 절연막(8) 및 선택 트랜지스터용 개구부(11a)를 통하여 제1 전극층(3a)에 전기적으로 접속된 제2 전극층(12a(12))을 갖는다. 그리고, 주변 회로(17)의 제2 절연막(8) 하의 제1 전극층(3b)의 막 두께는, 선택 트랜지스터(16)의 제2 절연막(8) 하의 제1 전극층(3a)의 막 두께보다도 두껍게 형성되어 있다.
또한，도 3에 도시한 바와 같이, 제2 주변 회로용 개구부(11b) 및 제2 선택 트랜지스터용 개구부(11a)는, 각각 제2 절연막(8)을 관통하여 제1 전극층(3a, 3b)의 내부에 이르러 형성되어 있다. 그리고，주변 회로(17)의 제2 절연막(8) 하의 제1 전극층(3b)의 두께는, 주변 회로(17)의 제1 전극층(3b) 내의 제2 주변 회로용 개구부(11b)의 깊이로부터 선택 트랜지스터(16)의 제1 전극층(3a) 내의 선택 트랜지스터용 개구부(11a)의 깊이를 뺀 값을, 메모리셀(15) 및 선택 트랜지스터(16)의 제2 절연막(8) 하의 제1 전극층(3a)의 두께에 서로 더한 값과 동등 이상의 크기로 되어 있다.
이상 설명한 바와 같이, 이 일 실시 형태에 의하면, 주변 회로 형성 영역(7)에서의 막 두께가 메모리셀 형성 영역(6)에서의 막 두께보다도 두꺼운 인 도핑 폴리실리콘막(3a, 3b)을 동일한 공정에 의해 일괄적으로 형성할 수 있다. 보다 구체적으로는，메모리셀용 트랜지스터(15)의 부유 게이트 전극 및 선택 트랜지스터(16)의 하부 전극으로 되는 인 도핑 폴리실리콘막(3a)의 막 두께 및 주변 회로용 트랜지스터(17)의 저항부로 되는 인 도핑 폴리실리콘막(3b)의 막 두께를, 그들의 성막 공정수를 과잉 증가시키지 않고 각 영역(617)에 형성하는 각 개구부(11a, 11b)의 개구 면적의 크기에 따라서 서로 다른 크기로 설정할 수 있다.
이 결과, 각 개구부(11a,11b)가 인 도핑 폴리실리콘막(3a, 3b)을 관통하는 가능성을 거의 없애어, 게이트 전극-실리콘 기판간의 쇼트를 발생하기 어렵게 할 수 있다. 또한，각 메모리셀(15)의 기입 특성 등의 동작 특성을 확보하면서 각 메모리셀(15)을 미세화하여 고집적화할 수 있다. 그와 함께，각 메모리셀(15)의 동작 속도의 향상과 주변 회로용 트랜지스터(17)의 동작의 안정성을 양립시킬 수 있다. 더 나아가서는, 이상 설명한 구조 및 특징을 갖는 NAND형 플래시 메모리를 효율적으로 제조할 수 있다.
또한，최근, 플래시 메모리의 미세화를 도모하면서, 플래시 메모리의 기입 속도를 개선시키는 요구가 더 강해지고 있다. 그런데, 단순히 NAND 메모리셀을 미세화하면，인접하는 메모리셀의 부유 게이트간의 정전 용량이 증대하여 셀간 간섭(인접 셀간 간섭 효과)이 커진다. 이 셀간 간섭이 커지면，플래시 메모리의 기입 속도가 늦어진다. 반대로, 플래시 메모리의 기입 속도를 향상시키기 위해, 메모리셀의 부유 게이트로 되는 FG poly-Si층을 두껍게 형성하면，(FG poly-Si층의 막 두께/디자인 치수)로 나타내는 비가 커진다. 이 비가 커지면，FG poly-Si층의 가공이 어렵게 된다. 즉, 플래시 메모리의 미세화가 곤란해진다. 이에 대하여, 상술한 일 실시 형태에서는，각 메모리셀(15)의 FG poly-Si층(인 도핑 폴리실리콘막; 3a)을 박막화하여 형성한다. 이것에 의해，플래시 메모리의 미세화와 기입 속도의 개선을 양립할 수 있다.
또한，상술한 일 실시 형태에서는，메모리셀 형성 영역(6) 및 주변 회로 형성 영역(7)에 형성하는 각 개구부(10a(11a), 10b(11b)) 중，주변 회로 형성 영역(7)의 개구부(1Ob(11b))를 분할하지 않고 일괄적으로 형성하였다. 개구부(1Ob(11b))를 분할하여 형성하면，개구부(10b, 11b)의 실효적인 개구 면적이 감 소한다. 그렇게 하면, 컨택트 저항이 증가하게 된다. 이것을 방지하기 위해서, 주변 회로 형성 영역(7)의 개구부(10b(11b))는 분할하지 않고 일괄적으로 형성하는 것이 바람직하다.
또한，본 발명에 따른 반도체 장치 및 그 제조 방법은, 상술한 일 실시 형태에는 제약되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 그들의 구성,혹은 제조 공정 등의 일부를 여러 가지 다양한 설정으로 변경하거나, 또는 각종 설정을 적절하게, 적당히 조합시켜 이용하여 실시할 수 있다.
예를 들면, 인 도핑 폴리실리콘막(3a, 3b)의 막 두께는 상술한 크기로는 한정되지 않는다. 인 도핑 폴리실리콘막(3a, 3b)의 막 두께는, NAND형 플래시 메모리에 요구되는 회로의 스펙 값에 따라서 적절하게, 적정한 크기로 설정되면 된다. 구체적으로는，메모리셀 형성 영역(6)에서의 인 도핑 폴리실리콘막(3a)의 막 두께는, 예를 들면 각 메모리셀(15)의 커플링비에 따라 적정한 크기로 설정하면 된다. 마찬가지로, 주변 회로 형성 영역(7)에서의 인 도핑 폴리실리콘막(3b)의 막 두께는, 주변 회로용 트랜지스터(17)에 요구되는 저항값에 따라 적정한 크기로 설정하면 된다. 보다 구체적으로는，43㎚의 오더의 배선 룰로 NAND형 플래시 메모리를 제조하는 경우에는, 메모리셀 형성 영역(6)에서의 인 도핑 폴리실리콘막(3a)의 막 두께는, 약 60㎚로 설정하면 된다. 또한，주변 회로 형성 영역(7)에서의 인 도핑 폴리실리콘막(3b)의 막 두께는, 약 70㎚로 설정하면 된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1a, 도 1b 및 도 1c는 일 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 2a, 도 2b 및 도 2c는 일 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 3은 일 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 개구부의 면적과 깎여지는 깊이와의 관계를 나타내는 표.
도 5는 도 4에 도시한 관계를 그래프로서 나타내는 도면.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 메모리셀 및 주변 회로
    를 포함하며,
    상기 메모리셀은, 상기 반도체 기판 상에 순차로 형성된 제1 절연막, 제1 전극층, 제2 절연막 및 제2 전극층을 갖고，
    상기 주변 회로는, 상기 제1 절연막, 상기 제1 전극층, 주변 회로용 개구부를 갖는 상기 제2 절연막 및 상기 주변 회로용 개구부를 통하여 전기적으로 상기 제1 전극층과 접속된 상기 제2 전극층을 가지며,
    상기 주변 회로의 상기 제2 절연막 하의 상기 제1 전극층의 막 두께는, 상기 메모리셀의 상기 제1 전극층의 막 두께보다도 두꺼운 반도체 장치.
  2. 제1항에 있어서,
    상기 메모리셀에 근접하여 상기 반도체 기판 상에 형성된 선택 트랜지스터
    를 더 포함하며,
    상기 선택 트랜지스터는, 상기 제1 절연막, 상기 제1 전극층, 선택 트랜지스터용 개구부를 갖는 상기 제2 절연막 및 상기 선택 트랜지스터용 개구부를 통하여 전기적으로 상기 제1 전극층과 접속된 상기 제2 전극층을 갖고,
    상기 주변 회로의 상기 제2 절연막 하의 상기 제1 전극층의 막 두께는, 상기 선택 트랜지스터의 상기 제2 절연막 하의 상기 제1 전극층의 막 두께보다도 두꺼운 반도체 장치.
  3. 제2항에 있어서,
    상기 주변 회로용 개구부 및 상기 선택 트랜지스터용 개구부는, 상기 제2 절연막을 관통하여 상기 제1 전극층의 내부에 이르러 형성되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 주변 회로의 상기 제2 절연막 하의 상기 제1 전극층의 두께는, 상기 주변 회로의 상기 제1 전극층 내의 상기 주변 회로용 개구부의 깊이로부터 상기 선택 트랜지스터의 상기 제1 전극층 내의 상기 선택 트랜지스터용 개구부의 깊이를 뺀 값을, 상기 메모리셀 및 상기 선택 트랜지스터의 상기 제2 절연막 하의 상기 제1 전극층의 두께에 서로 더한 값과 동등 이상의 크기인 반도체 장치.
  5. 제1항에 있어서,
    상기 메모리셀의 상기 제1 전극층은 그 상면의 높이가, 상기 주변 회로의 상기 제1 전극층의 상면보다도 낮은 위치로 설정되어 있는 반도체 장치.
  6. 제2항에 있어서,
    상기 선택 트랜지스터의 상기 제1 전극층은 그 상면의 높이가, 상기 주변 회 로의 상기 제1 전극층의 상면보다도 낮은 위치로 설정되어 있는 반도체 장치.
  7. 제2항에 있어서,
    상기 주변 회로용 개구부의 개구 면적은, 상기 선택 트랜지스터용 개구부의 개구 면적보다도 큰 반도체 장치.
  8. 제2항에 있어서,
    상기 선택 트랜지스터용 개구부의 하측의 상기 제1 전극층의 두께는, 상기 주변 회로용 개구부의 하측의 상기 제1 전극층의 두께와 동일한 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 절연막은, 상하 2층의 실리콘 산화막의 사이에 1층의 실리콘 질화 막을 끼운 적층 절연막인 반도체 장치.
  10. 제2항에 있어서,
    복수의 소자 분리 영역을 더 포함하며,
    상기 각 소자 분리 영역의 각각은 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 내부에 이르러 상기 반도체 기판의 복수 개소에 형성되어 있음과 함께，상기 각 소자 분리 영역 중 상기 메모리셀 및 상기 선택 트랜지스터 중 적어도 한쪽에 인접하여 형성된 소자 분리 영역은 그 상면이 상기 메모리셀 및 상기 선택 트랜지스터의 상기 제1 전극층의 상면보다도 낮은 반도체 장치.
  11. 제10항에 있어서,
    상기 각 소자 분리 영역은, 상기 제1 전극층보다도 에칭되기 쉬운 재료에 의해 형성되어 있는 반도체 장치.
  12. 제1항에 있어서,
    상기 메모리셀의 상기 제1 전극층은, 상기 제1 전극층과 상기 제2 전극층 사이에 상기 제2 절연막을 끼운 구성을 갖는 플로팅 게이트형 트랜지스터의 부유 게이트 전극으로 되는 반도체 장치.
  13. 제1항에 있어서,
    상기 주변 회로의 상기 제1 전극층은, 상기 주변 회로용 개구부를 통하여 상기 제2 전극층과 상기 제1 전극층이 전기적으로 직접 접속된 구성을 갖는 주변 회로용 트랜지스터의 저항으로 되는 반도체 장치.
  14. 반도체 기판 상의 메모리셀이 형성되는 영역 및 주변 회로가 형성되는 영역에 걸쳐 제1 절연막 및 제1 전극층을 적층하여 형성하고, 상기 제1 전극층 및 상기 제1 절연막을 관통하여 상기 반도체 기판의 내부에 이르는 소자 분리 영역을 복수 개소에 형성하는 공정과,
    상기 메모리셀 형성 영역 내의 상기 제1 전극층의 상면을 상기 주변 회로 형성 영역 내의 상기 제1 전극층의 상면보다도 낮은 위치까지 후퇴시키고, 이 후퇴한 상기 제1 전극층의 상면보다도 더 낮은 위치까지 상기 메모리셀 형성 영역 내의 상기 각 소자 분리 영역의 상면을 후퇴시키는 공정과,
    상기 각 소자 분리 영역 및 상기 제1 전극층 위에 제2 절연막을 형성하고, 이 제2 절연막을 관통하여 상기 제1 전극층의 내부에 이르는 개구부를 상기 메모리셀 형성 영역 및 상기 주변 회로 형성 영역의 각 영역 내에 병행하여 형성하는 공정과,
    상기 제2 절연막 상에 제2 전극층을 형성하고, 이 제2 전극층의 일부를 상기 각 개구부 내에 매립하여 상기 제1 전극층에 전기적으로 접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 메모리셀 형성 영역 내의 상기 제1 전극층의 상면을 후퇴시킴으로써, 상기 각 개구부를 형성할 때에 상기 주변 회로 형성 영역 내의 상기 제1 전극층이 깎여지는 깊이로부터 상기 메모리셀 형성 영역 내의 상기 제1 전극층이 깎여지는 깊이를 뺀 값을 상기 주변 회로 형성 영역 내의 상기 제1 전극층의 두께로부터 더 뺀 값과 동등 이상의 막 두께를 갖는 상기 제1 전극층을 상기 메모리셀 형성 영역 내에 남기는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 메모리셀 형성 영역 내의 상기 제1 전극층의 상면 및 상기 각 소자 분리 영역의 상면을 에칭에 의해 병행하여 후퇴시키면서, 상기 각 소자 분리 영역의 상면을 상기 제1 전극층의 상면보다도 더 낮은 위치까지 자기 정합적이면서 선택적으로 후퇴시키는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 각 소자 분리 영역을 상기 제1 전극층보다도 빠르게 깎을 수 있는 에칭 가스를 이용하여, 상기 메모리셀 형성 영역 내의 상기 제1 전극층 및 상기 각 소자 분리 영역의 각각의 상면을 후퇴시키는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 각 소자 분리 영역을, 상기 제1 전극층보다도 에칭되기 쉬운 재료에 의해 형성하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 주변 회로 형성 영역에는, 상기 메모리셀 형성 영역 내에 형성되는 상기 개구부보다도 개구 면적이 큰 상기 개구부를 형성하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 메모리셀 형성 영역 및 상기 주변 회로 형성 영역의 각각의 영역에서의 상기 제1 전극층의 두께를, 상기 메모리셀 형성 영역 및 상기 주변 회로 형성 영역의 각각의 영역에 형성되는 상기 각 개구부의 개구 면적의 크기에 따라 서로 다른 크기로 설정하는 반도체 장치의 제조 방법.
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