KR100760634B1 - 낸드형 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

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이승준
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Abstract

낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 제1 절연막이 스트링 활성영역에 형성된 공통 드레인 영역 및 주변 활성영역을 덮는다. 제2 절연막이 제1 절연막을 덮는다. 비트라인 플러그가 제2 및 제1 절연막들을 연속적으로 관통하여 공통 드레인 영역에 접속된다. 주변 하부플러그가 제1 절연막을 관통하여 주변 활성영역과 접속하고, 주변 상부플러그가 제2 절연막을 관통하여 주변 하부플러그 상에 적층된다.

Description

낸드형 비휘발성 기억 소자 및 그 형성 방법{NAND-TYPE NON VOLATILE MEMORY DEVCIE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자를 보여주는 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 2b는 도 1의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도이다.
도 3a 내지 도 6a는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3b 내지 도 6b는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 낸드형 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 특성을 갖는다. 상기 비휘발성 기억 소자로서 대표적인 것은 플래쉬 기억 소자(flash memory device)라 할 수 있다. 상기 플래쉬 기억 소자는 전기적으로 데이터(data)를 기입 및 소거가 가능하다. 상기 플래쉬 기억 소자는 노어형 플래쉬 기억 소자(NOR type flash memory devcie) 및 낸드형 플래쉬 기억 소자으로 구분될 수 있다. 상기 노어형 플래쉬 기억 소자는 고속 랜덤 억세스(high speed random access)가 가능하여 고속 동작이 요구되는 장치에 널리 사용되고 있다. 상기 낸드형 플래쉬 기억 소자는 프로그램 및 소거속도가 우수하고 고집적화가 용이하여 대용량의 저장장치로 널리 사용되고 있다.
상기 낸드형 플래쉬 기억 소자는 복수의 셀 스트링들(cell strings)을 포함한다. 상기 셀 스트링은 서로 직렬로 연결된 복수의 단위 셀을 포함한다. 상기 셀 스트링의 일단에는 공통 드레인 영역(common drain region)이 형성되고, 상기 세르 스트링의 타단에는 공통 소오스 영역(common source region)이 형성된다. 상기 공통 드레인 영역은 기입, 소거 및/또는 센싱(sensing) 동작시 각각의 스트링에 선택적으로 전위를 제공하기 위한 비트라인과 연결된다. 상기 공통 소오스 영역은 기입, 소거 및/또는 센싱 동작시 기준전위를 제공하기 위한 것이다.
일반적으로, 낸드형 플래쉬 기억 소자는 그루브(groove) 형태의 개구부, 홀(hole) 형태의 개구부, 넓은 평면적의 개구부 및/또는 좁은 평면적의 개구부등 다양한 형태의 개구부들을 포함한다. 상기 개구부들은 절연체를 관통하여 하부 도전체들을 노출시키고, 상기 개구부들을 채우는 도전체들은 상기 하부 도전체들과 접속된다. 상술한 다양한 형태의 개구부들의 각각을 구현하기 위한 최적 공정 조건들은 서로 다를 수 있다. 이에 따라, 상기 다양한 형태의 개구부들을 모두 최적화된 형태로 구현하는 것이 점점 어려워지고 있다. 그 결과, 개구부가 오픈(open)되지 않거나 개구부의 평면적이 요구되는 타겟(target)에 비하여 더 넓어져 쇼트(short)가 발생되는 것등의 여러 문제점들이 발생될 수 있다. 반도체 소자의 고집적화 경향으로 선폭이 점점 감소되고, 상기 개구부들이 깊어짐에 따라 상기 다양한 형태의 개구부들을 모두 최적화된 형태로 구현하는 것이 점점 어려워지고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다양한 형태의 개구부들을 채우는 도전체들을 최적화된 형태로 구현할 수 있는 낸드형 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 낸드형 비휘발성 기억 소자를 제공한다. 이 소자는 기판에 배치되어 상기 기판의 메모리 영역에 일방향으로 연장된 스트링 활성영역 및 상기 기판의 주변 영역에 주변 활성영역을 정의하는 소자분리막; 상기 스트링 활성영역에 서로 이격되어 형성된 공통 소오스 영역 및 공통 드레인 영역; 상기 기판 전면을 덮는 제1 절연막내에 형성된 소오스 그루브를 채워 상기 공통 소오스 영역과 접속된 소오스 라인; 상기 제1 절연막을 관통하여 상기 주변 활성영역과 접속된 주변 하부플러그; 상기 기판 전면을 덮는 제2 절연막을 관통하여 상기 주변 하부플러그 상에 접속된 주변 상부플러그; 및 상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 공통 드레인 영역과 접속하는 비트라인 플러그를 포함한다.
구체적으로, 상기 비트라인 플러그의 상부면은 상기 일방향과 평행한 제1 폭 및 상기 제1 폭에 수직하며 상기 스트링 활성영역의 폭과 평행한 제2 폭을 갖을 수 있다. 이때, 상기 제1 폭은 상기 제2 폭에 비하여 클 수 있다. 상기 비트라인 플러그의 상부면의 제2 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 작을 수 있다. 상기 비트라인의 상부면의 제1 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 클 수 있다. 상기 주변 상부플러그의 하부면의 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 작을 수 있다.
상기 소자는 상기 제2 절연막 상에 배치되어 상기 비트라인 플러그의 상부면과 접속하고, 상기 스트링 활성영역과 평행한 비트라인; 및 상기 제2 절연막 상에 배치되어 상기 주변 상부플러그의 상부면과 접속된 주변 배선을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 낸드형 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 기판에 소자분리막을 형성하여 상기 기판의 메모리 영역에 일방향으로 연장된 스트링 활성영역 및 상기 기판의 주변 영역에 주변 활성영역을 한정하는 단계; 상기 스트링 활성영역에 서로 이격된 공통 소오스 영역 및 공 통 드레인 영역을 형성하는 단계; 상기 기판 전면을 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막을 패터닝하여 상기 공통 소오스 영역이 노출시키는 소오스 그루브 및 상기 주변 활성영역을 노출시키는 주변 하부콘택홀을 형성하는 단계; 상기 소오스 그루브를 채우는 소오스 라인 및 상기 주변 하부콘택홀을 채우는 주변 하부플러그를 형성하는 단계; 상기 기판 전면을 덮는 제2 절연막을 형성하는 단계; 상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 공통 드레인 영역을 노출시키는 비트라인 콘택홀 및 상기 제2 절연막을 관통하여 상기 주변 하부플러그를 노출시키는 주변 상부콘택홀을 형성하는 단계; 및 상기 비트라인 콘택홀을 채우는 비트라인 플러그 및 상기 주변 상부콘택홀을 채우는 주변 상부플러그를 형성하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자를 보여주는 평면도이고, 도 2a는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이며, 도 2b는 도 1의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도이다. 도 2a에 있어서, 참조부호 "a"는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이고, 참조부호 "b"는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이며, 참조부호 "c"는 도 1의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다. 도 2b에 있어서, 참조부호 "d"는 도 1의 Ⅳ-Ⅳ'을 따라 취해진 단면도이고, 참조부호 "e"는 Ⅴ-Ⅴ'을 따라 취해진 단면도이며, 참조부호 "f"는 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 메모리 영역(50, memory region), 주변 영역(60) 및 저항 영역(70)을 포함하는 반도체 기판(100, 이하 기판이라 함)에 소자분리막(115a)이 배치된다. 상기 소자분리막(115a)은 상기 기판(100)에 형성된 트렌치(110, trench)를 채우는 트렌치형 소자분리막이다. 상기 소자분리막(115a)은 상기 메모리 영역(50)내에 복수의 스트링 활성영역(103, string active region)을 한정한다. 상기 스트링 활성영역들(103)은 상기 메모리 영역(50)의 기판(100)에 제1 방향을 따라 연장된다. 상기 스트링 활성영역들(103)은 서로 평행하며 서로 이격되어 있다. 또한, 상기 소자분리막(115a)은 상기 주변 영역(60)내에 주변 활성영역(104)을 한정한다. 이에 더하여, 상기 소자분리막(115a)은 상기 저항영역(70)의 기판(100)에도 배치된다. 상기 스트링 활성영역(103)의 상기 제1 방향과 수직한 제2 방향과 평행한 폭은 상기 주변 활성영역(104)의 상기 제2 방향과 평행한 폭에 비하여 적은 것이 바람직하다.
공통 소오스 영역(155g, common source region) 및 공통 드레인 영역(155d, common drain region)이 하나의 상기 스트링 활성영역(103)에 서로 이격되어 형성된다. 상기 복수의 스트링 활성영역(103)에 각각 형성된 상기 공통 소오스 영역들(155g)은 상기 제1 방향에 수직한 제2 방향과 평행한 제1 열을 따라 배열된다. 상기 복수의 스트링 활성영역(103)에 각각 형성된 상기 공통 드레인 영역들(115d)은 상기 제2 방향과 평행한 제2 열을 따라 배열된다.
제1 선택 게이트 라인(150g) 및 제2 선택 게이트 라인(150s)이 상기 공통 소오스 영역(155g) 및 상기 공통 드레인 영역(155d) 사이의 상기 스트링 활성영역들(103)을 나란히 가로지른다. 이때, 상기 제1 선택 게이트 라인(150g)은 상기 공통 소오스 영역(155g)에 인접하고, 상기 제2 선택 게이트 라인(150s)은 상기 공통 드레인 영역(155d)에 인접하다. 복수의 셀 게이트 라인(150c)이 상기 제1 및 제2 선택 게이트 라인들(150g,150s) 사이의 상기 스트링 활성영역들(103)을 나란히 가로지른다. 상기 셀 게이트 라인들(150c)은 서로 이격되어 있으며, 상기 제1 및 제2 선택 게이트 라인들(150g,150s)과 평행하다. 상기 셀 게이트 라인(150c) 양측의 상기 스트링 활성영역(103)에 셀 소오스/드레인 영역(155c)이 형성되어 있다. 상기 제1 선택 게이트 라인(150g)은 상기 공통 소오스 영역(155g)과, 상기 공통 소오스 영역(155g)에 가장 인접한 셀 소오스/드레인 영역(155c) 사이의 상기 스트링 활성영역(103) 상에 배치된다. 상기 제2 선택 게이트 라인(150g)은 상기 공통 드레인 영역(155d)과 상기 공통 드레인 영역(155d)에 가장 인접한 셀 소오스/드레인 영역(155c) 사이의 상기 스트링 활성영역(103) 상에 배치된다. 상기 공통 소오스 및 드레인 영역들(155g,155d) 및 셀 소오스/드레인 영역(155c)은 서로 동일한 타입의 도펀트들(dopants)에 의하여 도핑된다.
상기 셀 게이트 라인(150c)은 상기 스트링 활성영역(103)을 가로지르는 라인 형태의 제어 게이트 전극(140c) 및 상기 제어 게이트 전극(140c)과 상기 스트링 활성영역(103) 사이에 개재된 플로팅 게이트(125f)를 포함한다. 또한, 상기 셀 게이트 라인(150)c)은 상기 플로팅 게이트(125f)와 상기 스트링 활성영역(103) 사이에 개재된 터널 절연막(120t) 및 상기 플로팅 게이트(125f)와 상기 제어 게이트 전극(140c) 사이에 개재된 블로킹 절연 패턴(130c)을 더 포함한다. 이에 더하여, 상기 셀 게이트 라인(150c)은 상기 제어 게이트 전극(140c) 상에 배치된 셀 캐핑 패턴(145c)을 더 포함할 수 있다.
상기 제1 선택 게이트 라인(150g)은 제1 선택 게이트 전극을 포함한다. 상기 제1 선택 게이트 전극은 상기 스트링 활성영역(103)을 가로지르는 라인 형태의 제1 상부 게이트(140g) 및 상기 제1 상부 게이트(140g)와 상기 스트링 활성영역(103) 사이에 개재된 제1 하부 게이트(125g)을 포함한다. 상기 제1 선택 게이트 라인(150g)은 상기 제1 상부 게이트(125g)와 상기 스트링 활성영역(103) 사이에 개재된 제1 선택 게이트 절연막(120g)을 더 포함한다. 또한, 상기 제1 선택 게이트 라인(150g)은 상기 제1 하부 및 상부 게이트들(125g,140g) 사이에 개재된 제1 선택 층간 패턴(130g)을 더 포함할 수 있다. 이때, 상기 제1 상부 게이트(140g)는 상기 제1 선택 층간 패턴(130g)을 관통하는 제1 선택 개구부(135)를 채워 상기 제1 하부 게이트(125g)와 접속한다. 상기 제1 선택 게이트 라인(150g)은 상기 제1 상부 게이 트(140g) 상에 배치된 제1 선택 캐핑 패턴(145g)을 더 포함할 수 있다.
상기 제2 선택 게이트 라인(150s)은 제2 선택 게이트 전극을 포함한다. 상기 제2 선택 게이트 전극은 상기 스트링 활성영역(103)을 가로지르는 라인 형태의 제2 상부 게이트(140s) 및 상기 제2 상부 게이트(140s)와 상기 스트링 활성영역(103) 사이에 개재된 제2 하부 게이트(125s)을 포함한다. 상기 제2 선택 게이트 라인(150s)은 상기 제2 상부 게이트(125s)와 상기 스트링 활성영역(103) 사이에 개재된 제2 선택 게이트 절연막(120s)을 더 포함한다. 또한, 상기 제2 선택 게이트 라인(150s)은 상기 제2 하부 및 상부 게이트들(125s,140s) 사이에 개재된 제2 선택 층간 패턴(130s)을 더 포함할 수 있다. 상기 제2 상부 게이트(140s)는 상기 제2 선택 층간 패턴(130s)을 관통하는 제2 선택 개구부(136)를 채워 상기 제2 하부 게이트(125s)와 접속한다. 상기 제2 선택 게이트 라인(150s)은 상기 제2 상부 게이트(140s) 상에 배치된 제2 선택 캐핑 패턴(145s)을 더 포함할 수 있다.
주변 게이트 패턴(150p)이 상기 주변 활성영역(104) 상을 가로지른다. 상기 주변 게이트 패턴(150p) 양측의 상기 주변 활성영역(104)에 주변 소오스/드레인 영역(155p)이 형성되어 있다. 상기 주변 게이트 패턴(150p)은 주변 게이트 전극을 포함한다. 상기 주변 게이트 전극은 상기 주변 활성영역(104)을 가로지르는 주변 상부 게이트(140p) 및 상기 주변 상부 게이트(140p)와 상기 주변 활성영역(104) 사이에 개재된 주변 하부 게이트(126p)를 포함한다. 상기 주변 게이트 패턴(150p)은 상기 주변 하부 게이트(126p)와 상기 주변 활성영역(104) 사이에 개재된 주변 게이트 절연막(121p)을 더 포함한다. 상기 주변 상부 게이트(140p)는 상기 주변 활성영 역(104) 양측에 위치한 상기 주변 영역(60)내 소자분리막(115a) 상으로 연장된다. 상기 주변 게이트 패턴(150p)은 상기 주변 하부 및 상부 게이트들(126p,140p) 사이에 개재된 주변 층간 패턴(130p)을 더 포함할 수 있다. 이때, 상기 주변 상부 게이트(140p)는 상기 주변 층간 패턴(130p)을 관통하는 주변 개구부(137)를 채워 상기 주변 하부 게이트(126p)와 접속한다. 상기 주변 층간 패턴(130p)은 연장되어 상기 주변 상부 게이트(140p)의 상기 연장된 부분과 상기 소자분리막(115a) 사이에 개재될 수 있다. 상기 주변 소오스/드레인 영역(155p)은 상기 셀 소오스/드레인 영역(155c)과 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 다르게, 상기 주변 소오스/드레인 영역(155p)은 상기 셀 소오스/드레인 영역(155c)과 다른 타입의 도펀트로 도핑될 수 있다.
상기 저항 영역(70)내 소자분리막(115a) 상에 저항 패턴(140r)이 배치된다. 상기 저항 패턴(140r)의 저항값은 상기 저항 패턴(140r)의 길이에 의존할 수 있다. 즉, 상기 저항 패턴(140r)은 낸드형 플래쉬 기억 소자가 요구하는 저항값을 충족시키기 위한 길이를 가질 수 있다. 상기 저항 패턴(140r)은 상기 제어 게이트 전극(140c)과 동일한 물질로 형성될 수 있다. 상기 저항 패턴(140r)과 상기 소자분리막(115a) 사이에 저항 층간 패턴(130r)이 개재될 수 있다. 저항 캐핑 패턴(145r)이 상기 저항 패턴(140r) 상에 배치될 수 있다.
도시하지 않았지만, 상기 셀 게이트 라인(150c), 제1 및 제2 선택 게이트 라인들(150g,150s) 및 상기 주변 게이트 패턴(150p) 양측벽에 게이트 스페이서가 배치될 수 있다. 상기 주변 소오스/드레인 영역(155p)은 상기 게이트 스페이서 아래 의 제1 부분과, 상기 제1 부분 옆에 위치하며 상기 제1 부분에 비하여 깊은 제2 부분을 포함하는 형태일 수 있다. 이때, 상기 제1 부분의 도펀트 농도는 상기 제2 부분의 도펀트 농도에 비하여 적거나, 상기 제2 부분의 도펀트 농도에 근접할 수 있다.
상기 터널 절연막(120f)과, 제1 및 제2 선택 게이트 절연막들(120g,120s)은 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 제1 및 제2 선택 게이트 절연막들(120g,120s)는 서로 동일한 두께 및/또는 물질로 형성될 수 있다. 상기 터널 절연막(120f)과, 상기 제1 및 제2 선택 게이트 절연막들(120g,120s)은 서로 동일한 두께 및/또는 물질로 형성될 수 있다. 상기 제1 및 제2 선택 하부 게이트들(125g,125s)는 상기 플로팅 게이트(125f)와 동일한 물질로 형성될 수 있다. 이에 더하여, 상기 주변 하부 게이트(126p)도 상기 플로팅 게이트(125f)와 동일한 물질로 형성될 수 있다. 상기 플로팅 게이트(125f)는 도펀트들에 의하여 도핑된 폴리실리콘으로 형성될 수 있다.
상기 블로킹 절연 패턴(130c)는 상기 터널 절연막(120f)에 비하여 두꺼운 산화막으로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연 패턴(130c)은 ONO막(Oxide-Nitride-Oxide layer)으로 형성될 수 있다. 이와는 또 다르게, 상기 블로킹 절연 패턴(130c)은 상기 터널 절연막(120f)에 비하여 높은 유전상수를 갖는 절연물질(ex, 질화하프늄 또는 질화탄탈늄등과 같은 절연성 금속산화물)을 포함할 수 있다. 상기 제1 및 제2 선택 층간 패턴들(130g,130s), 주변 층간 패턴(130p) 및 저항 층간 패턴(130r)은 절연 물질로 형성된다. 특히, 상기 층간 패턴 들(130g,130s,130p,130r)은 상기 블로킹 절연 패턴(130c)과 동일한 물질로 형성되는 것이 바람직하다.
상기 제어 게이트 전극(140c)은 도전 물질로 형성된다. 예컨대, 상기 제어 게이트 전극(104c)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 선택 상부 게이트들(140g,140s)과, 주변 상부 게이트(140p)는 도전 물질로 형성된다. 특히, 상기 상부 게이트들(140g,140s,140p)은 상기 제어 게이트 전극(140c)과 동일한 물질로 형성되는 것이 바람직하다. 상기 저항 패턴(140r)의 저항값은 상술한 바와 같이 상기 저항 패턴(140r)의 선폭 및 길이에 의하여 결정될 수 있다. 상기 저항 패턴(140r)은 상기 제어 게이트 전극(140c)과 동일한 물질로 형성될 수 있다.
상기 제1 선택, 제2 선택, 셀, 주변 및 저항 캐핑 패턴들(145g,145s,145c,145p,145r)은 절연 물질로 형성된다. 예컨대, 상기 캐핑 패턴들(145g,145s,145c,145p,145r)은 산화막, 질화막 및 산화질화막 중에서 선택된 적어도 하나를 포함할 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 제1 층간 절연막(160)이 상기 기판(100) 전면을 덮는다. 즉, 상기 제1 층간 절연막(160)은 상기 게이트 라인들(150g,150s,150c), 주변 게이트 패턴(150p), 저항 패턴(140r) 및 저항 캐핑 패턴(145r)을 덮는다. 상기 제1 층간 절연막(160)은 산화막으로 형성될 수 있다. 상 기 캐핑 패턴들(145g,145s,145c,145p,145r)은 상기 제1 층간 절연막(160)과 동일한 물질로 형성될 수도 있다.
소오스 라인(170s)이 상기 메모리 영역(60)내 상기 제1 층간 절연막(160)에 형성된 소오스 그루브(165s)를 채워 상기 공통 소오스 영역(155g)과 접속한다. 상기 소오스 라인(170s)은 상기 제2 방향과 평행하게 상기 스트링 활성영역들(103c)을 가로지른다. 상기 소오스 라인(170s)은 상기 게이트 라인들(150g,150c,150s)을 평행하다. 상기 소오스 라인(170s)은 상기 제1 열을 따라 배열된 복수의 공통 소오스 영역(155g)과 접속한다. 상기 소오스 라인(170s)의 상부면은 상기 제1 층간 절연막(160)의 상부면과 공면(coplanar)을 이룰수 있다. 상기 소오스 라인(170s)의 상부면으로부터 낮아질수록 상기 소오스 라인(170s)의 폭이 점점 감소될 수 있다. 따라서, 상기 소오스 라인(170s)의 측벽은 경사진 형태일 수 있다. 상기 소오스 라인(170s)은 도전 물질로 형성된다. 예컨대, 상기 소오스 라인(170s)은 도핑된 폴리실리콘, 금속(ex, 텅스텐등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
주변 하부플러그(170a)가 상기 주변 영역(60)내 제1 층간 절연막(160)을 관통하는 주변 하부콘택홀(165a)을 채운다. 상기 주변 하부플러그(170a)는 상기 주변 소오스/드레인 영역(155p)과 접속한다. 한쌍의 상기 주변 하부플러그(170a)가 상기 주변 게이트 패턴(150p) 양측에 각각 배치될 수 있다. 상기 주변 하부플러그(170a)의 상부면으로부터 낮아질수록 상기 주변 하부플러그(170a)의 폭이 감소될 수 있 다. 이때, 상기 주변 하부플러그(170a)의 상부면의 폭(W1)이 가장 크다. 상기 주변 하부플러그(170a)는 상기 소오스 라인(170s)과 동일한 물질로 형성될 수 있다.
주변게이트 하부플러그(170b)가 상기 주변 영역(60)내 제1 층간 절연막(160) 및 주변 캐핑 패턴(145p)을 연속적으로 관통하는 주변게이트 하부콘택홀(165b)을 채워 상기 주변 상부 게이트(140p)와 접속한다. 상기 주변게이트 하부플러그(170b)의 폭도 상부면으로부터 낮아질수로 점점 감소될 수 있다. 상기 주변게이트 하부플러그(170b)는 상기 주변 상부 게이트(140p)의 상기 소자분리막(115a) 상에 위치한 부분와 접속한다. 상기 주변게이트 하부플러그(170b)는 상기 소오스 라인(170s)과 동일한 물질로 형성될 수 있다.
저항 하부 플러그(170r)가 상기 저항 영역(70)내 제1 층간 절연막(160) 및 저항 캐핑 패턴(145r)을 연속적으로 관통하는 저항 하부콘택홀(165r)을 채워 상기 저항 패턴(140r)과 접속한다. 한쌍의 상기 저항 하부플러그(170r)가 상기 저항 패턴(140r)의 양단에 각각 접속된다. 상기 저항 하부플러그(170r)의 폭도 역시 상부면으로부터 낮아질수록 점점 감소될 수 있다. 상기 저항 하부플러그(170r)는 상기 소오스 라인(170s)과 동일한 물질로 형성될 수 있다.
상기 주변 하부플러그(170a), 주변게이트 하부플러그(170b), 저항 하부플러그(170r)의 상부면들은 상기 제1 층간 절연막(160)의 상부면과 공면을 이룰수 있다. 즉, 상기 소오스 라인(170s), 주변 하부플러그(170a), 주변게이트 하부플러그(170b), 저항 하부플러그(170r) 및 상기 제1 층간 절연막(160)의 상부면들은 서로 공면을 이룰수 있다.
제2 층간 절연막(175)이 상기 기판(100) 전면을 덮는다. 상기 제2 층간 절연막(175)은 산화막으로 형성되어 상기 제1 층간 절연막(160)과 동일하거나 유사한 식각율을 가질 수 있다. 이와는 다르게, 상기 제2 층간 절연막(175)의 적어도 아랫부분은 상기 제1 층간 절연막(160)과 식각선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 상기 제2 층간 절연막(175)의 전체는 질화막 또는 산화질화막으로 형성될 수 있다. 이와는 다르게, 상기 제2 층간 절연막(175)은 차례로 적층된 질화막 및 산화막의 이중막으로 형성되거나, 차례로 적층된 산화질화막 및 산화막의 이중막으로 형성될수도 있다.
비트라인 플러그(185)가 상기 메모리 영역(50)의 제2 및 제1 층간 절연막들(175,160)을 연속적으로 관통하는 비트라인 콘택홀(180)을 채운다. 상기 비트라인 플러그(185)는 상기 공통 드레인 영역(155d)과 접속한다. 상기 복수의 공통 드레인 영역(155d)에 각각 접속하는 복수의 상기 비트라인 플러그(185)가 상기 메모리 영역(50)내에 배치된다.
상기 비트라인 플러그(185)의 상부면은 제1 폭(Wa) 및 상기 제1 폭(Wa)에 수직한 제2 폭(Wb)을 갖는다. 구체적으로, 상기 비트라인 플러그(185)의 상부면의 제1 폭(Wa)은 상기 제1 방향(즉, 상기 스트링 활성영역(103)이 연장된 방향)과 평행하고, 상기 비트라인 플러그(185)의 상부면의 제2 폭(Wb)은 상기 제2 방향(즉, 상기 소오스 라인(170s)의 길이방향)과 평행하다. 이때, 상기 제1 폭(Wa)은 상기 제2 폭(Wb)에 비하여 큰 것이 바람직하다. 상기 제2 폭(Wb)은 상기 스트링 활성영역(103)의 폭(즉, 상기 공통 드레인 영역(155d)의 상부면의 폭)에 의존한다. 상기 스트링 활성영역(103)의 폭은 소자내에서 최소선폭일 수 있다. 따라서, 상기 제2 폭(Wb)도 상기 최소선폭일 수 있다. 이때, 상기 제1 폭(Wa)이 상기 제2 폭(Wb)에 비하여 넓음으로써, 상기 비트라인 플러그(185)와 상기 공통 드레인 영역(155d)의 접촉면적이 증가된다. 그 결과, 상기 비트라인 플러그(185)와 상기 공통 드레인 영역(155d)간의 접촉저항을 감소시킬 수 있다. 즉, 상기 스트링 활성영역(103)의 폭에 의존하는 상기 제2 폭(Wb)을 그대로 유지한채로, 상기 제1 폭(Wa)을 증가시켜 상기 비트라인 플러그(185)와 상기 공통 드레인 영역(155d)간의 접촉면적을 증가시킨다.
상기 비트라인 플러그(185)의 상부면으로부터 낮아질수록, 상기 제2 폭(Wb)과 평행한 상기 비트라인 플러그(185)의 폭은 점점 감소되는 것이 바람직하다. 이에 따라, 상기 제2 폭(Wb)과 평행한 상기 비트라인 플러그(185)의 하부면의 폭은 상기 제2 폭(Wb)에 비하여 작다. 그 결과, 상기 제2 폭(Wb) 및 상기 스트링 활성영역(103)의 폭이 모두 최소선폭일지라도, 상기 비트라인 플러그(185)와 상기 공통 드레인 영역(155d)간의 정렬마진을 확보할 수 있다. 상기 비트라인 플러그(185)의 상부면으로부터 낮아질수록, 상기 제1 폭(Wa)과 평행한 상기 비트라인 플러그(185)의 폭도 점점 감소될수 있다. 즉, 상기 비트라인 플러그(185)의 측벽은 경사질 수 있다. 상기 비트라인 플러그(185)는 도전 물질로 형성된다. 예컨대, 상기 비트라인 플러그(185)는 도핑된 실리콘, 금속(ex, 텅스텐, 티타늄, 탄탈늄등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
주변 상부플러그(186a)가 상기 주변 영역(60)내 상기 제2 층간 절연막(175)을 관통하여 상기 주변 하부플러그(170a)를 노출시키는 주변 상부콘택홀(181a)을 채운다. 즉, 상기 주변 하부플러그(170a) 및 주변 상부플러그(186a)가 차례로 적층되고 서로 접속한다. 상기 주변 상부플러그(186a)의 하부면의 폭(W2)은 상기 주변 하부플러그(170a)의 상부면의 폭(W1)에 비하여 적은 것이 바람직하다. 이에 따라, 상기 주변 상부플러그(186a) 및 주변 하부플러그(170a)간의 정렬마진을 확보할 수 있다. 상기 주변 상부플러그(186a)의 상부면의 폭(W3)은 상기 주변 하부플러그(170a)의 상부면의 폭(W1)에 비하여 작을 수 있다. 상기 주변 상부플러그(186a)의 상부면으로부터 낮아질수록 상기 주변 상부플러그(186a)의 폭은 점점 감소될 수 있다. 즉, 상기 주변 상부플러그(186a)의 측벽은 상부면의 폭(W3)이 하부면의 폭(W2)에 비하여 넓은 형태로 경사질 수 있다. 상기 주변 상부플러그(186a)의 상부면의 폭(W3)이 하부면의 폭(W2)에 비하여 넓은 경우에, 상기 주변 상부플러그(186a)의 상부면의 폭(W3)은 상기 주변 하부플러그(170a)의 상부면의 폭(W1)과 동일할 수도 있다. 상기 주변 상부플러그(186a)는 상기 비트라인 플러그(185)와 동일한 물질로 형성될 수 있다.
상기 비트라인 플러그(185)의 상부면의 제2 폭(Wb)은 상기 주변 하부플러그(170a)의 상부면의 폭(W1)에 비하여 작은 것이 바람직하다. 상기 비트라인 플러그(185)의 상부면의 제1 폭(Wa)은 상기 주변 하부플러그(170a)의 상부면의 폭(W1)에 비하여 좁거나, 동일할 수 있다. 이와는 다르게, 상기 비트라인 플러그(185)와 상기 공통 드레인 영역(155d)간의 접촉면적을 증가시키기 위하여, 상기 비트라인 플러그(185)의 상부면의 제1 폭(Wa)은 상기 주변 하부플러그(170a)의 상부면의 폭에 비하여 넓을 수 있다.
주변게이트 상부플러그(186b)가 상기 주변 영역(60)내 상기 제2 층간 절연막(175)을 관통하여 상기 주변게이트 하부플러그(170b)를 노출시키는 주변게이트 상부콘택홀(181b)을 채운다. 이로써, 상기 주변게이트 상부플러그(186b)는 상기 주변게이트 하부플러그(170b)와 접속한다. 상기 주변게이트 상부플러그(186b)의 하부면의 폭은 상기 주변게이트 하부플러그(170b)의 상부면의 폭에 비하여 좁은 것이 바람직하다. 이에 따라, 상기 주변게이트 상부플러그(186b) 및 주변게이트 하부플러그(170b)간의 정렬마진을 확보하는 등의 효과를 획득할 수 있다. 상기 주변게이트 상부플러그(186b)의 상부면의 폭은 상기 주변게이트 하부플러그(170b)의 상부면의 폭에 비하여 좁거나, 동일할 수 있다. 상기 주변게이트 상부플러그(186b) 및 주변게이트 하부플러그(170b)의 상부면들의 폭들이 서로 동일한 경우에, 상기 주변 게이트 상부플러그(186b)의 측벽은 상기 주변 상부플러그(186a)의 측벽과 같이 경사지는 것이 바람직하다. 이로써, 상기 주변게이트 상부플러그(186b)의 하부면이 상기 주변게이트 하부플러그(170b)의 상부면에 비하여 좁은 면적을 가질 수 있다. 상기 주변게이트 상부플러그(186b)의 상부면의 폭은 상기 주변 상부플러그(186a)의 상부면의 폭(W1)과 동일할 수 있다. 상기 주변게이트 하부플러그(170b)는 상기 비트라인 플러그(185)와 동일한 물질로 형성될 수 있다.
소오스 플러그(186s)가 상기 메모리 영역(50)내 제2 층간 절연막(175)을 관통하여 상기 소오스 라인(170s)을 노출시키는 소오스 콘택홀(181s)을 채운다. 이로 써, 상기 소오스 플러그(186s)는 상기 소오스 라인(170s)과 접속한다. 상기 소오스 플러그(186s)의 하부면의 폭은 상기 소오스 라인(170s)의 상부면의 폭에 비하여 작은 것이 바람직하다. 상기 소오스 플러그(186s)의 상부면의 폭은 상기 소오스 라인(170s)의 상부면의 폭에 비하여 좁거나 동일할 수 있다. 상기 소오스 플러그(186s) 및 소오스 라인(170s)의 상부면들의 폭들이 서로 동일한 경우에, 상기 소오스 플러그(186s)의 측벽은 상기 주변 상부플러그(186a)의 측벽과 같은 형태로 경사지는 것이 바람직하다. 이로써, 상기 소오스 플러그(186s)와 소오스 라인(170s)간의 정렬마진을 확보하는 것등의 효과를 획득할 수 있다. 상기 소오스 플러그(186s)의 상부면의 폭은 상기 주변 상부플러그(186a)의 상부면의 폭과 동일할 수 있다. 상기 소오스 플러그(186s)는 상기 비트라인 플러그(185)와 동일한 물질로 형성될 수 있다.
저항 상부플러그(186r)가 상기 저항 영역(70)내 제2 층간 절연막(175)을 관통하여 상기 저항 하부플러그(170r)를 노출시키는 저항 상부콘택홀(181r)을 채운다. 따라서, 상기 저항 상부플러그(186r) 및 저항 하부플러그(170r)가 서로 접속된다. 상기 저항 상부플러그(186r)의 하부면의 폭은 상기 저항 하부플러그(170r)의 상부면의 폭에 비하여 좁은 것이 바람직하다. 상기 저항 상부플러그(186r)의 상부면의 폭은 상기 저항 하부플러그(170r)의 상부면의 폭에 비하여 좁거나, 동일할 수 있다. 상기 저항 상부플러그(186r) 및 저항 하부플러그(170r)의 상부면들의 폭들이 서로 동일한 경우에, 상기 저항 상부플러그(186r)의 측벽은 상기 주변 상부플러그(186a)의 측벽과 같은 형태로 경사지는 것이 바람직하다. 상기 저항 상부플러 그(186r)의 상부면의 폭은 상기 주변 상부 플러그(186a)의 상부면의 폭과 동일할 수 있다. 상기 저항 상부플러그(186r)는 상기 비트라인 플러그(185)와 동일한 물질로 형성될 수 있다.
상기 상부플러그들(186a,186b,186r), 소오스 플러그(186s), 비트라인 플러그(185) 및 제2 층간 절연막(175)의 상부면들은 서로 공면을 이룬다. 상술한 바와 같이, 상기 상부플러그들(186a,186b,186r), 소오스 플러그(186s) 및 비트라인 플러그(185)는 서로 동일한 도전 물질로 형성될 수 있다. 상기 상부플러그들(186a,186b,186r) 및 소오스 플러그(186s)의 상부면들의 폭들은 상기 비트라인 플러그(185)의 상부면의 제2 폭(Wb)과 동일할 수 있다. 이와는 다르게, 상기 비트라인 플러그(185)의 상부면의 제1 폭(Wa)이 상기 주변 하부플러그(170a)의 상부면의 폭(W1)에 비하여 좁거나 동일한 경우에, 상기 상부플러그들(186a,186b,186r) 및 소오스 플러그(186s)의 상부면들의 폭들은 상기 비트라인 플러그(185)의 상부면의 제1 폭(Wa)과 동일할 수도 있다. 이와는 또 다르게, 상기 상부플러그들(186a,186b,186r) 및 소오스 플러그(186s)의 상부면들의 폭들은 상기 제1 폭(Wa)과 상기 제2 폭(Wb) 사이의 값일 수도 있다.
상기 메모리 영역(50)내 제2 층간 절연막(185) 상에 복수의 비트라인(190) 및 소오스 배선(191s)이 배치된다. 하나의 상기 비트라인(190)은 하나의 상기 비트라인 플러그(185)의 상부면과 접속한다. 상기 복수의 비트라인(190)은 상기 게이트 라인들(150g,150c,150s) 및 소오스 라인(170s)을 가로지른다. 상기 복수의 비트라인(190)은 나란히 배열되며 서로 이격된다. 상기 비트라인(190)은 상기 스트링 활 성영역(103)과 평행하며, 상기 스트링 활성영역(103) 상부에 배치된다. 상기 소오스 배선(191s)은 상기 비트라인(190)과 평행하며, 상기 소오스 플러그(186s)의 상부면과 접속한다. 상기 소오스 배선(191s)은 상기 비트라인(190)과 이격되어 있다. 상기 소오스 배선(191s)은 상기 게이트 라인들(150g,150c,150s) 및 소오스 라인(170s)을 가로지른다. 상기 비트라인(190)은 도전 물질로 형성된다. 예컨대, 상기 비트라인(190)은 금속(ex, 텅스텐등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드등(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 소오스 배선(191s)은 상기 비트라인(190)과 동일한 물질로 형성될 수 있다.
상기 주변 영역(60)내 제2 층간 절연막(175) 상에 주변 배선(191a) 및 주변게이트 배선(191b)이 배치된다. 상기 주변 배선(191a) 및 주변게이트 배선(191b)은 서로 이격되어 있다. 상기 주변 배선(191a)은 상기 주변 상부플러그(186a)의 상부면과 접속한다. 상기 주변 배선(191a)에 공급되는 여러 종류의 동작 전압들은 상기 주변 상부 및 하부플러그들(186a,170a)을 경유하여 상기 주변 소오스/드레인 영역(155p)에 공급된다. 상기 주변게이트 배선(191b)은 상기 주변게이트 상부플러그(186a)의 상부면과 접속된다. 상기 주변게이트 배선(191b)에 공급되는 여러 종류의 동작전압들은 상기 주변게이트 상부 및 하부플러그들(186b,170b)을 경유하여 상기 주변 게이트 전극에 공급된다. 상기 주변 배선(191a) 및 주변게이트 배선(191b)은 상기 비트라인(190)과 동일한 물질로 형성될 수 있다.
상기 저항 영역(70)내 제2 층간 절연막(175) 상에 저항 배선(191r)이 배치된 다. 상기 저항 배선(191r)은 상기 저항 상부플러그(186r)의 상부면과 접속된다. 이에 따라, 상기 저항 배선(191r)은 상기 저항 상부 및 하부플러그들(186r,170r)을 경유하여 상기 저항 패턴(140r)과 전기적으로 접속된다. 상기 저항 배선(191r)은 상기 비트라인(190)과 동일한 물질로 형성될 수 있다.
상술한 구조의 낸드형 비휘발성 기억 소자에 따르면, 상기 주변 소오스/드레인 영역(155p) 및 주변 배선(191a)을 전기적으로 접속시키기 위하여, 이들(155p,191p) 사이에 상기 주변 하부 및 상부플러그들(170a,186a)이 개재된다. 즉, 상기 주변 소오스/드레인 영역(155p)과 상기 주변 배선(191a)을 연결하는 콘택구조체를 상기 주변 하부 및 상부플러그들(170a,186a)로 나눔으로써, 상기 주변 하부 및 상부플러그들(170a,186a)의 높이들이 낮아진다. 그 결과, 상기 주변 하부 및 상부플러그들(170a,186a) 모두 최적화된 형태로 구현될 수 있다. 특히, 상기 주변 상부플러그(186a)의 상부면을 자유롭게 조절할 수 있어 상기 주변 상부플러그(186a)가 이웃하는 다른 도전체들과 쇼트(short)되는 현상을 방지할 수 있다.
이와 마찬가지로, 상기 주변게이트 배선(191b)과 상기 주변 게이트 전극 사이에 상기 주변게이트 하부 및 상부플러그들(170b,186b)을 차례로 적층시킴으로써, 상기 주변게이트 하부 및 상부플러그들(170b,186b)도 각각 최적화된 형태로 구현될 수 있다. 또한, 상기 저항 배선(191r) 및 저항 패턴(140r) 사이에도 상기 저항 하부 및 상부플러그들(170r,186r)을 차례로 적층시킴으로써, 상기 저항 하부 및 상부플러그들(170r,186r)도 각각 최적화된 형태들로 구현될 수 있다.
한편, 상기 비트라인 플러그(185)는 상기 제2 및 제1 층간절연막들(175,160) 을 연속적으로 관통한다. 즉, 상기 비트라인(190)과 상기 공통 드레인 영역(155d) 사이에는 하나의 플러그가 개재된다. 상기 비트라인 플러그(185)는 최소선폭으로 구현될 수 있는 상기 스트링 활성영역(103)의 폭에 의존되는 폭을 포함한다. 이에 따라, 상기 비트라인 플러그(185)는 단일체로 상기 제2 및 제1 층간 절연막들(175,160)을 관통하는 것이 바람직하다. 이에 따라, 상기 비트라인 플러그(185)는 최소선폭의 폭을 포함할 수 있다.
만약, 상기 비트라인(190)과 상기 공통 드레인 영역(155d) 사이에 2층의 플러그들을 적층하는 경우에, 상기 2층의 플러그들간의 정렬마진을 확보할 수 없기 때문에 상기 2층의 플러그들의 평면적이 증가하게 된다. 그 결과, 스트링 활성영역의 폭도 증가하게 되어 낸드형 플래쉬 기억 소자를 고집적화시키는 것이 어렵게 된다. 이에 반하여, 상술한 본 발명에서는, 단일체인 상기 비트라인 플러그(185)가 상기 비트라인(190) 및 공통 드레인 영역(155d)을 서로 접속시키기 때문에, 상기 비트라인 플러그(185)가 최소선폭의 폭을 가질 수 있다. 이에 따라, 상기 스트링 활성영역(103)의 폭을 최소선폭으로 구현하여 고도로 고집적화된 낸드형 비휘발성 기억 소자를 구현할 수 있다.
다음으로, 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명한다.
도 3a 내지 도 6a는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 3b 내지 도 6b는 본 발명의 실시예에 따른 낸드형 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 1, 도 3a 및 도 3b를 참조하면, 메모리 영역(50), 주변 영역(60) 및 저항 영역(70)을 갖는 기판(100) 상에 하드마스크 패턴(105)을 형성한다. 상기 하드마스크 패턴(105)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함한다. 예컨대, 상기 하드마스크 패턴(105)은 질화막 또는 산화질화막등을 포함할 수 있다. 특히, 기판(100)에 가해지는 스트레스(stress)를 완충하기 위하여, 상기 하드마스크 패턴(105)은 차례로 적층된 산화막 및 질화막으로 형성할 수 있다.
상기 하드마스크 패턴(105)을 마스크로 사용하여 상기 기판(100)을 식각하여 트렌치(110)를 형성한다. 상기 트렌치(110)는 상기 메모리 영역(50)에 복수의 스트링 활성영역(103)을 한정하고, 상기 주변 영역(60)에 주변 활성영역(104)을 한정한다. 상기 스트링 활성영역(103) 상 및 상기 주변 활성영역(104) 상에는 상기 하드마스크 패턴(105)이 배치되어 있다.
이어서, 상기 트렌치(110)를 채우는 소자분리 절연막을 형성하고, 상기 소자분리 절연막을 상기 하드마스크 패턴(105)이 노출될때까지 평탄화시키어 상기 트렌치(110)를 채우는 소자분리막(115)을 형성한다. 상기 소자분리막(115)은 산화막을 포함할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 하드마스크 패턴(110)을 제거한다. 이에 따라, 상기 스트링 활성영역(103) 및 주변 활성영역(104)의 상부면들이 노출된다. 또한, 상기 기판(100)의 상부면보다 높게 돌출된 상기 소자분리막(115)의 윗부분으로 둘러싸인 빈 영역이 형성된다. 상기 메모리 영역(50)내 소자분리막(115) 의 돌출된 부분으로 둘러싸인 빈 영역을 제1 빈 영역이라 정의하고, 상기 주변 영역(60)내 소자분리막(115)의 돌출된 부분으로 둘러싸인 빈 영역을 제2 빈 영역이라 정의한다. 상기 저항 영역(70)에는 상기 소자분리막(115)만이 형성될 수 있다.
상기 스트링 활성영역(103)의 상부면 상에 제1 게이트 절연막(120)을 형성하고, 상기 주변 활성영역(104)의 상부면 상에 제2 게이트 절연막(121)을 형성한다. 상기 제1 및 제2 게이트 절연막들(120,121)은 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 주변 영역(60)에 형성되는 트랜지스터가 고전압용 트랜지스터인 경우에, 상기 제2 게이트 절연막(121)은 상기 제1 게이트 절연막(120)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 제2 게이트 절연막(121)을 상기 스트링 활성영역(103) 및 주변 활성영역(104) 상에 모두 형성한 후에, 상기 스트링 활성영역(103) 상의 제2 게이트 절연막(121)을 제거하고, 이어서, 상기 스트링 활성영역(103) 상에 상기 제1 게이트 절연막(120)을 형성할 수 있다. 이와는 다르게, 상기 주변 영역(60)에 형성되는 트랜지스터가 저전압용 트랜지스터인 경우에, 상기 제1 및 제2 게이트 절연막들(120,121)은 동일한 두께로 형성될 수 있다. 이 경우에, 상기 제1 및 제2 게이트 절연막들(120,121)은 동시에 형성된다.
상기 제1 및 제2 게이트 절연막들(120,121)을 갖는 기판(100) 전면 상에 상기 제1 및 제2 빈 영역들을 채우는 제1 게이트 도전막을 형성하고, 상기 제1 게이트 도전막을 상기 소자분리막(115)이 노출될때까지 평탄화하여 상기 제1 빈 영역을 채우는 메모리 게이트 패턴(125) 및 상기 제2 빈 영역을 채우는 주변 게이트 패턴(126)을 형성한다. 상기 제1 게이트 도전막은 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.
이어서, 상기 소자분리막(115)의 상부면을 리세스(recess)하여 상기 메모리 및 주변 게이트 패턴들(125,126)의 측벽들을 노출시킨다. 리세스된 소자분리막(115a)의 상부면은 상기 메모리 게이트 패턴(125) 및 주변 게이트 패턴(126)의 하부면들에 근접한 높이일 수 있다. 상기 리세스된 소자분리막(115a)은 상기 제1 및 제2 게이트 절연막들(120,121)의 측면들을 덮을 수 있다. 상기 저항 영역(70)의 소자분리막(115a)의 상부면도 노출되어 있다.
이어서, 상기 기판(100) 전면 상에 블로킹 절연막(130)을 실질적으로 콘포말(conformal)하게 형성한다. 상기 블로킹 절연막(130)은 상기 제1 게이트 절연막(120)에 비하여 두꺼운 산화막으로 형성할 수 있다. 이와는 다르게, 상기 블로킹 절연막(130)은 ONO막으로 형성할 수 있다. 이와는 또 다르게, 상기 블로킹 절연막(130)은 상기 제1 게이트 절연막(120)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막등)을 포함할 수 있다.
상기 블로킹 절연막(130)을 패터닝하여 상기 메모리 게이트 패턴(125)을 노출시키는 제1 선택 및 제2 선택 개구부들(135,136) 및 상기 주변 게이트 패턴(126)을 노출시키는 주변 개구부(137)를 형성한다. 상기 제1 선택 및 제2 선택 개구부들(135,136)은 제1 및 제2 선택 게이트 전극들이 형성되는 영역내에 형성된다. 상기 주변 개구부(137)는 주변 게이트 전극이 형성되는 영역내에 형성된다.
상기 개구부들(135,136,137)을 갖는 기판(100) 전면 상에 제2 게이트 도전 막(140)을 형성한다. 상기 제2 게이트 도전막(140)은 상기 개구부들(135,136,137)을 채워 상기 메모리 및 주변 게이트 패턴들(125,126)과 접속한다. 상기 제2 게이트 도전막(140) 상에 캐핑막(145)을 형성할 수 있다. 상기 캐핑막(145)은 절연 물질로 형성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 메모리 영역(50)내 캐핑막(145), 제2 게이트 도전막(140), 블로킹 절연막(130), 메모리 게이트 패턴(125) 및 제1 게이트 절연막(120)을 연속적으로 패터닝하여 제1 선택 게이트 라인(150g), 셀 게이트 라인들(150c) 및 제2 선택 게이트 라인(150s)을 형성한다. 상기 주변 영역(60)내 캐핑막(145), 제2 게이트 도전막(140), 블로킹 절연막(130), 주변 게이트 패턴(126) 및 제2 게이트 절연막(121)을 연속적으로 패터닝하여 주변 게이트 패턴(150p)을 형성한다. 상기 저항 영역(60)내 캐핑막(145), 제2 게이트 도전막(140) 및 블로킹 절연막(130)을 연속적으로 패터닝하여 차례로 적층된 저항 층간 패턴(130r), 저항 패턴(140r) 및 저항 캐핑 패턴(145)을 형성한다. 상기 게이트 라인들(150g,150c,150s), 주변 게이트 패턴(150p) 및 저항 패턴(140r)은 동시에 형성되는 것이 바람직하다.
상기 게이트 라인들(150g,150c,150s), 주변 게이트 패턴(150p) 및 저항 패턴(140r)을 구성하는 요소들은 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 동일하다. 제1 선택 하부 게이트(125g), 플로팅 게이트(125f) 및 제2 선택 하부 게이트(125s)은 상기 메모리 게이트 패턴(125)의 일부분들로 형성된다. 주변 하부 게이트(126p)는 상기 주변 게이트 패턴(126)의 일부분으로 형성된다. 제1 선택 층간 패 턴(130g), 블로킹 절연 패턴(130c), 제2 선택 층간 패턴(130s), 주변 층간 패턴(130p) 및 저항 층간 패턴(130r)은 상기 블로킹 절연막(130)의 일부분들로 형성된다. 제1 선택 상부 게이트(140g), 제어 게이트 전극(140c), 제2 선택 상부 게이트(140s), 주변 상부 게이트(140p) 및 저항 패턴(140r)은 상기 제2 게이트 도전막(140)의 일부분들로 형성된다. 제1 선택, 셀, 제2 선택, 주변 및 저항 캐핑 패턴들(145g,145c,145s,145p,145r)은 상기 캐핑막(145)의 일부분들로 형성된다. 주변 게이트 절연막(121p)은 상기 제2 게이트 절연막(121)의 일부분으로 형성된다.
상기 제1 및 제2 선택 게이트 라인들(150g,150s) 및 셀 게이트 라인들(150c)을 마스크로 사용하여 제1 도펀트 이온들을 상기 스트링 활성영역(103)에 주입하여 공통 소오스 영역(155g), 셀 소오스/드레인 영역(155c) 및 공통 드레인 영역(155d)을 형성한다. 상기 공통 소오스 영역(155g), 셀 소오스/드레인 영역(155c) 및 공통 드레인 영역(155d)은 동시에 형성된다. 상기 주변 게이트 패턴(150p)을 마스크로 사용하여 제2 도펀트 이온들을 상기 주변 활성영역(104)에 주입하여 주변 소오스/드레인 영역(155p)을 형성한다. 상기 셀 소오스/드레인 영역(155c) 및 주변 소오스/드레인 영역(155p)이 서로 동일한 타입의 도펀트들로 도핑될때, 상기 셀 및 주변 소오스/드레인 영역들(155c,155p)은 동시에 형성될 수 있다. 이와는 다르게, 상기 셀 및 주변 소오스/드레인 영역들(155c,155p)이 서로 다른 타입의 도펀트들로 도핑되는 경우에, 상기 셀 및 주변 소오스/드레인 영역들(155c,155p)은 순서에 상관없이 순차적으로 형성될 수 있다.
이어서, 상기 게이트 라인들(150g,150c,150s), 주변 게이트 패턴(150p) 및 저항 패턴(140r)의 측벽들에 게이트 스페이서(미도시함)를 형성할 수 있다.
상기 기판(100) 전면을 덮는 제1 층간 절연막(160)을 형성한다. 상기 메모리 영역(50)의 제1 층간 절연막(160)을 패터닝하여 상기 스트링 활성영역들(103)을 가로지르고 상기 공통 소오스 영역들(155g)을 노출시키는 소오스 그루브(165a)를 형성한다. 상기 주변 영역(60)내 제1 층간 절연막(160) 및 주변 캐핑 패턴(145p)을 연속적으로 패터닝하여 상기 주변 소오스/드레인 영역(155p)을 노출시키는 주변 하부콘택홀(165a) 및 주변 게이트 전극(특히, 상기 주변 상부 게이트(145p))을 노출시키는 주변게이트 하부콘택홀(165b)을 형성한다. 상기 저항 영역(70)의 제1 층간 절연막(160) 및 저항 캐핑 패턴(145r)을 연속적으로 패터닝하여 상기 저항 패턴(145r)을 노출시키는 저항 하부콘택홀(165r)을 형성한다. 상기 소오스 그루브(165s), 주변 하부콘택홀(165a), 주변게이트 하부콘택홀(165b) 및 저항 하부콘택홀(165r)은 동시에 형성되는 것이 바람직하다. 상기 주변게이트 하부콘택홀(165b) 및 저항 하부콘택홀(165r)의 최상부들의 폭들은 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)과 동일할 수 있다. 상기 소오스 그루브(165s)의 폭도 상기 주변 하부 콘택홀(165a)의 최상부의 폭(W1)과 동일할 수 있다. 경우에 따라, 상기 하부콘택홀들(165a,165b,165r)은 서로 다른 폭을 가질수도 있다.
상기 소오스 그루브(165s)의 측벽은 경사지게 형성될 수 있다. 이때, 상기 소오스 그루브(165s)의 아랫부분의 폭이 윗부분의 폭에 비하여 적은 것이 바람직하다. 이와 마찬가지로, 상기 주변 하부콘택홀(165a)의 측벽도 경사지게 형성될 수 있다. 이때, 상기 주변 하부콘택홀(165a)의 아랫부분의 폭이 윗부분의 폭에 비하여 적은 것이 바람직하다. 상기 주변게이트 하부콘택홀(165b) 및 저항 하부콘택홀(165r)의 측벽들로 상기 주변 하부콘택홀(165a)과 같은 형태로 경사지게 형성될 수 있다.
이어서, 상기 소오스 그루브(165s) 및 하부콘택홀들(165a,165b,165r)을 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 층간 절연막(160)이 노출될때까지 평탄화시키어 상기 소오스 그루브(165a)를 채우는 소오스 라인(170s) 및 상기 하부콘택홀들(165a,165b,165r)을 채우는 하부플러그들(170a,170b,170r)을 형성한다. 주변, 주변게이트 및 저항 하부플러그들(170a,170b,170r)이 상기 주변 하부콘택홀(165a), 주변게이트 하부콘택홀(165b) 및 저항 하부콘택홀(165r)을 각각 채운다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 소오스 라인(170s) 및 하부플러그들(170a,170b,170r)을 갖는 기판(100) 전면 상에 제2 층간 절연막(175)을 형성한다.
상기 메모리 영역(50)내 제2 및 제1 층간 절연막들(175,160)을 연속적으로 패터닝하여 상기 공통 드레인 영역(155d)을 노출시키는 비트라인 콘택홀(180)을 형성한다. 또한, 상기 메모리 영역(50)내 제2 층간 절연막(175)을 패터닝하여 상기 소오스 라인(170s)을 노출시키는 소오스 콘택홀(181s)을 형성한다. 상기 주변 영역(60)내 제2 층간 절연막(175)을 패터닝하여 상기 주변 하부플러그(170a) 및 주변게이트 하부플러그(170b)을 각각 노출시키는 주변 상부콘택홀(181a) 및 주변게이트 상부콘택홀(181b)을 형성한다. 상기 저항 영역(70)의 제2 층간 절연막(175)을 패터닝하여 상기 저항 하부플러그(170r)를 노출시키는 저항 상부콘택홀(181r)을 형성한 다. 상기 비트라인 콘택홀(180), 소오스 콘택홀(181s) 및 상부콘택홀들(181a,181b,181r)은 동시에 형성되는 것이 바람직하다.
상기 비트라인 콘택홀(180)의 최상부는 제1 폭(Wa) 및 상기 제1 폭(Wb)에 수직한 제2 폭(Wb)을 갖는다. 상기 비트라인 콘택홀(180)의 최상부의 제1 폭(Wa)은 상기 스트링 활성영역(103)이 연장되는 제1 방향과 평행하고, 상기 비트라인 콘택홀(180)의 최상부의 제2 폭(Wb)은 상기 제1 방향과 수직한 제2 방향과 평행하다. 즉, 상기 비트라인 콘택홀(180)의 최상부의 제2 폭(Wb)은 상기 스트링 활성영역(103)의 폭과 평행하다. 상기 제1 폭(Wa)은 상기 제2 폭(Wb)에 비하여 넓은 것이 바람직하다. 상기 비트라인 콘택홀(180)의 최상부의 제2 폭(Wb)은 상기 스트링 활성영역(103)의 폭에 의존할 수 있다. 상기 비트라인 콘택홀(180)의 최상부로부터 낮아질수록 상기 비트라인 콘택홀(180)의 폭은 점점 감소하는 것이 바람직하다. 이에 따라, 상기 비트라인 콘택홀(180)의 최하부의 폭(특히, 상기 제2 폭(Wb)과 대응하는 폭)이 상기 스트링 활성영역(103)의 폭 보다 작게된다. 그 결과, 상기 제2 폭(Wb) 및 상기 스트링 활성영역(103)의 폭을 모두 최소선폭으로 형성할지라도, 상기 비트라인 콘택홀(180)과 상기 공통 드레인 영역(155d)간의 정렬마진을 확보할 수 있다. 상기 제1 폭(Wa)이 상기 제2 폭(Wb)에 비하여 넓음으로써, 상기 비트라인 콘택홀(180)이 상기 공통 드레인 영역(155d)을 노출시키는 면적을 증가시킬 수 있다.
상기 주변 상부콘택홀(181a)의 최하부의 폭(W2)은 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)에 비하여 작은 것이 바람직하다. 이에 따라, 상기 주 변 상부콘택홀(181a)과 상기 주변 하부플러그(170a)간의 정렬마진을 확보할 수 있다. 상기 주변 상부콘택홀(181a)의 최상부의 폭(W3)은 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)과 동일하거나 좁을 수 있다. 특히, 상기 주변 상부콘택홀(181a)의 최상부의 폭(W3)은 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)에 비하여 좁은 것이 바람직하다. 상기 주변 상부콘택홀(181a)의 측벽도 상기 비트라인 콘택홀(180)과 마찬가지로 경사질 수 있다.
상기 비트라인 콘택홀(180)의 최상부의 제2 폭(Wb)도 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)에 비하여 작은 것이 바람직하다. 상기 비트라인 콘택홀(180)의 최상부의 제1 폭(Wa)은 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)에 적거나 동일할 수 있다. 이와는 다르게, 상기 비트라인 콘택홀(180)의 최상부의 제1 폭(Wa)이 상기 주변 하부콘택홀(165a)의 최상부의 폭(W1)에 비하여 넓어 상기 비트라인 콘택홀(180)이 노출시키는 상기 공통 드레인 영역(155d)의 면적을 증가시킬 수 있다.
상기 소오스 콘택홀(181s)의 최하부의 폭은 상기 소오스 라인(170s)의 상부면의 폭에 비하여 작은 것이 바람직하다. 이와 마찬가지로, 상기 주변게이트 상부콘택홀(181b)의 최하부의 폭은 상기 주변게이트 하부콘택홀(165a)의 최상부의 폭에 비하여 작은 것이 바람직하고, 상기 저항 상부콘택홀(181r)의 최하부의 폭은 상기 저항 하부콘택홀(165r)의 최상부의 폭에 비하여 작은 것이 바람직하다. 이에 따라, 정렬 마진을 확보할 수 있다. 상기 소오스 콘택홀(181s)의 최상부의 폭은 상기 소오스 라인(170s)의 상부면의 폭에 비하여 좁거나 동일할 수 있다. 상기 주변게이트 상부콘택홀(181b)의 최상부의 폭은 상기 주변게이트 하부플러그(170b)의 상부면의 폭에 비하여 좁거나 동일하다. 상기 저항 상부콘택홀(181r)의 최상부의 폭은 상기 저항 하부플러그(170r)의 상부면의 폭에 비하여 좁거나 동일하다.
상기 콘택홀들(180,181s,181a,181b,181r)을 채우는 도전막을 기판(100) 전면 상에 형성하고, 상기 도전막을 상기 제2 층간절연막(175)이 노출될때까지 평탄화시키어 도 2a 및 도 2b에 도시된 플러그들(185,186s,186a,186b,186r)을 형성한다. 이어서, 상기 제2 층간절연막(175) 상에 도 2a 및 도 2b에 도시된 비트라인(190) 및 배선들(191s,191a,191b,191r)을 형성한다. 이로써, 도 2a 및 도 2b에 도시된 낸드형 비휘발성 기억 소자를 구현할 수 있다.
상술한 낸드형 비휘발성 기억 소자의 형성 방법에 따르면, 상기 상대적으로 넓은 폭을 갖는 주변 활성영역(104)을 노출시키는 홀은 상기 주변 하부콘택홀(165a) 및 상기 주변 상부콘택홀(181a)으로 나누어 형성한다. 이에 따라, 상기 주변 소오스/드레인 영역(155p)과 접속하는 플러그 구조체(즉, 주변 하부 및 상부플러그들(170a,186a)의 형태를 최적화시킬 수 있다. 또한, 상대적으로 좁은 폭을 포함하는 상기 비트라인 콘택홀(180)은 상기 제2 및 제1 층간절연막들(175,160)을 연속적으로 패터닝하여 형성한다. 이에 따라, 상기 비트라인 콘택홀(180)을 채우는 비트라인 플러그(185)의 형태를 최적화시킬 수 있다.
또한, 상기 하부콘택홀들(165a,165b,165r)은 상기 소오스 그루브(165s)와 동시에 형성하고, 상기 상부콘택홀들(181a,181b,181r)은 상기 비트라인 콘택홀(180)과 동시에 형성함으로써, 추가적인 공정이 요구되지 않는다. 따라서, 낸드형 플래 쉬 기억 소자의 생산성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 상대적으로 좁은 폭의 비트라인 콘택홀은 제2 및 제1 층간 절연막들을 연속적으로 관통하도록 형성하고, 상대적으로 넓은 폭을 가지며, 주변 영역 및/또는 저항 영역에 형성되는 홀은 하부 및 상부 콘택홀들로 나누어 형성한다. 이에 따라, 상기 비트라인 콘택홀의 형태 및 상기 주변 영역 및/또는 저항 영역에 형성되는 홀의 형태를 모두 최적화된 상태로 구현할 수 있다. 그 결과, 고도로 고집적화된 낸드형 비휘발성 기억 소자를 형성할 수 있으며, 또한, 고집적화된 낸드형 비휘발성 기억 소자의 불량을 최소화할 수 있다.

Claims (24)

  1. 기판에 배치되어 상기 기판의 메모리 영역에 일방향으로 연장된 스트링 활성영역 및 상기 기판의 주변 영역에 주변 활성영역을 정의하는 소자분리막;
    상기 스트링 활성영역에 서로 이격되어 형성된 공통 소오스 영역 및 공통 드레인 영역;
    상기 기판 전면을 덮는 제1 절연막내에 형성된 소오스 그루브를 채워 상기 공통 소오스 영역과 접속된 소오스 라인;
    상기 제1 절연막을 관통하여 상기 주변 활성영역과 접속된 주변 하부플러그;
    상기 기판 전면을 덮는 제2 절연막을 관통하여 상기 주변 하부플러그 상에 접속된 주변 상부플러그; 및
    상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 공통 드레인 영역과 접속하는 비트라인 플러그를 포함하는 낸드형 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 비트라인 플러그의 상부면은 상기 일방향과 평행한 제1 폭 및 상기 제1 폭에 수직하며 상기 스트링 활성영역의 폭과 평행한 제2 폭을 갖되,
    상기 제1 폭은 상기 제2 폭에 비하여 큰 낸드형 비휘발성 기억 소자.
  3. 제 2 항에 있어서,
    상기 비트라인 플러그의 상부면의 제2 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 작은 낸드형 비휘발성 기억 소자.
  4. 제 2 항에 있어서,
    상기 비트라인의 상부면의 제1 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 큰 낸드형 비휘발성 기억 소자.
  5. 제 1 항에 있어서,
    상기 주변 상부플러그의 하부면의 폭은 상기 주변 하부플러그의 상부면의 폭에 비하여 작은 낸드형 비휘발성 기억 소자.
  6. 제 1 항에 있어서,
    상기 제2 절연막 상에 배치되어 상기 비트라인 플러그의 상부면과 접속하고, 상기 스트링 활성영역과 평행한 비트라인; 및
    상기 제2 절연막 상에 배치되어 상기 주변 상부플러그의 상부면과 접속된 주변 배선을 더 포함하는 낸드형 비휘발성 기억 소자.
  7. 제 1 항에 있어서,
    상기 공통 소오스 영역 및 공통 드레인 영역 사이의 스트링 활성영역을 나란히 가로지르되, 상기 공통 소오스 영역에 인접한 제1 선택 게이트 라인 및 상기 공 통 드레인 영역에 인접한 제2 선택 게이트 라인;
    상기 제1 및 제2 선택 게이트 라인들 사이의 상기 스트링 활성영역을 나란히 가로지르는 복수의 셀 게이트 라인;
    상기 셀 게이트 라인 양측의 상기 스트링 활성영역에 형성된 셀 소오스/드레인 영역;
    상기 주변 활성영역을 가로지르는 주변 게이트 패턴; 및
    상기 주변 게이트 패턴 양측의 상기 주변 활성영역에 형성된 주변 소오스/드레인 영역을 더 포함하되,
    상기 제1 절연막은 상기 제1 선택, 제2 선택 및 셀 게이트 라인들과 상기 주변 게이트 패턴을 덮고, 상기 주변 하부플러그는 상기 주변 소오스/드레인 영역과 접속하는 낸드형 비휘발성 기억 소자.
  8. 제 7 항에 있어서,
    상기 제1 절연막을 관통하여 상기 주변 게이트 패턴내 주변 게이트 전극과 접속하는 주변게이트 하부플러그;
    상기 제2 절연막을 관통하여 상기 주변게이트 하부플러그 상에 접속된 주변 게이트 상부플러그; 및
    상기 제2 절연막 상에 배치되어 상기 주변 게이트 상부플러그의 상부면과 접속된 주변게이트 배선을 더 포함하는 낸드형 비휘발성 기억 소자.
  9. 제 8 항에 있어서,
    상기 주변게이트 상부플러그의 하부면의 폭은 상기 주변게이트 하부플러그의 상부면의 폭에 비하여 작은 낸드형 비휘발성 기억 소자.
  10. 제 8 항에 있어서,
    상기 주변 게이트 패턴은,
    상기 주변 활성영역을 가로지르는 주변 상부 게이트;
    상기 주변 상부 게이트와 주변 활성영역 사이에 개재된 주변 하부 게이트;
    상기 주변 하부 게이트와 상기 주변 활성영역 사이에 개재된 주변 게이트 절연막; 및
    상기 주변 상부 게이트와 상기 주변 하부 게이트 사이에 개재된 주변 층간 패턴을 포함하되,
    상기 주변 상부 게이트는 상기 주변 층간 패턴을 관통하는 주변 개구부를 채워 상기 주변 하부 게이트와 접속하고, 상기 주변게이트 상부플러그는 상기 주변 상부 게이트의 상부면과 접속하는 낸드형 비휘발성 기억 소자.
  11. 제 1 항에 있어서,
    상기 기판의 저항 영역내의 상기 소자분리막과 상기 제1 절연막 사이에 배치된 저항 패턴;
    상기 제1 절연막을 관통하여 상기 저항 패턴의 일단의 상부면과 접속된 저항 하부플러그;
    상기 제2 절연막을 관통하여 상기 저항 하부플러그 상에 접속된 저항 상부플러그; 및
    상기 제2 절연막 상에 배치되어 상기 저항 상부플러그의 상부면과 접속하는 저항 배선을 더 포함하는 낸드형 비휘발성 기억 소자.
  12. 제 11 항에 있어서,
    상기 저항 상부플러그의 하부면의 폭은 상기 저항 하부플러그의 상부면의 폭에 비하여 작은 낸드형 비휘발성 기억 소자.
  13. 기판에 소자분리막을 형성하여 상기 기판의 메모리 영역에 일방향으로 연장된 스트링 활성영역 및 상기 기판의 주변 영역에 주변 활성영역을 한정하는 단계;
    상기 스트링 활성영역에 서로 이격된 공통 소오스 영역 및 공통 드레인 영역을 형성하는 단계;
    상기 기판 전면을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 패터닝하여 상기 공통 소오스 영역이 노출시키는 소오스 그루브 및 상기 주변 활성영역을 노출시키는 주변 하부콘택홀을 형성하는 단계;
    상기 소오스 그루브를 채우는 소오스 라인 및 상기 주변 하부콘택홀을 채우는 주변 하부플러그를 형성하는 단계;
    상기 기판 전면을 덮는 제2 절연막을 형성하는 단계;
    상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 공통 드레인 영역을 노출시키는 비트라인 콘택홀 및 상기 제2 절연막을 관통하여 상기 주변 하부플러그를 노출시키는 주변 상부콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀을 채우는 비트라인 플러그 및 상기 주변 상부콘택홀을 채우는 주변 상부플러그를 형성하는 단계를 포함하는 낸드형 비휘발성 기억 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 비트라인 콘택홀의 최상부는 상기 일방향과 평행한 제1 폭 및 상기 제1 폭에 수직한 제2 폭을 갖되,
    상기 제1 폭은 상기 제2 폭에 비하여 크게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 비트라인 콘택홀의 최상부의 제2 폭은 상기 주변 하부콘택홀의 최상부의 폭에 비하여 작게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 비트라인 콘택홀의 최상부의 제1 폭은 상기 주변 하부콘택홀의 최상부의 폭에 비하여 크게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  17. 제 13 항에 있어서,
    상기 주변 상부콘택홀의 최하부의 폭은 상기 주변 하부콘택홀의 최상부의 폭에 비하여 작게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  18. 제 13 항에 있어서,
    상기 제2 절연막 상에 상기 비트라인 플러그의 상부면과 접속하는 비트라인 및 상기 주변 상부플러그의 상부면과 접속하는 주변 배선을 형성하는 단계를 더 포함하되, 상기 비트라인 플러그는 상기 스트링 활성영역과 평행한 낸드형 비휘발성 기억 소자의 형성 방법.
  19. 제 13 항에 있어서,
    상기 스트링 활성영역을 나란히 가로지르는 제1 선택 게이트 라인, 복수의 셀 게이트 라인 및 제2 선택 게이트 라인, 및 상기 주변 활성영역을 가로지르는 주변 게이트 패턴을 형성하는 단계;
    상기 셀 게이트 라인 양측의 상기 스트링 활성영역에 셀 소오스/드레인 영역을 형성하는 단계; 및
    상기 주변 게이트 패턴 양측의 주변 활성영역에 주변 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 공통 소오스 영역 및 공통 드레인 영역은 상기 셀 소오스/드레인 영역과 동시에 형성되고, 상기 제1 선택, 셀 및 제2 선택 게이트 라인들은 상기 공통 소오스 영역 및 공통 드레인 영역 사이에 배치되고, 상기 제1 및 제2 선택 게이트 라인들은 각각 상기 공통 소오스 영역 및 공통 드레인 영역에 인접하고, 상기 주변 하부플러그는 상기 주변 소오스/드레인 영역과 접속하는 낸드형 비휘발성 기억 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 제1 절연막을 패터닝하여 상기 주변 게이트 패턴내 주변 게이트 전극을 노출시키는 주변게이트 하부콘택홀을 형성하는 단계;
    상기 주변게이트 하부콘택홀을 채우는 주변게이트 하부플러그를 형성하는 단계;
    상기 제2 절연막을 패터닝하여 상기 주변게이트 하부플러그를 노출시키는 주변게이트 상부콘택홀을 형성하는 단계;
    상기 주변게이트 상부콘택홀을 채우는 주변게이트 상부플러그를 형성하는 단계; 및
    상기 제2 절연막 상에 상기 주변게이트 상부플러그와 접속하는 주변게이트 배선을 형성하는 단계를 더 포함하되,
    상기 주변게이트 하부콘택홀, 주변게이트 하부플러그, 주변게이트 상부콘택홀 및 주변게이트 상부플러그는 각각 상기 주변 하부콘택홀, 주변 하부플러그, 주변 상부콘택홀 및 주변 상부플러그와 동시에 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 주변게이트 상부콘택홀의 최하부의 폭은 상기 주변게이트 하부콘택홀의 최상부의 폭에 비하여 작게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  22. 제 20 항에 있어서,
    상기 주변 게이트 패턴은,
    상기 주변 활성영역을 가로지르는 주변 상부 게이트;
    상기 주변 상부 게이트와 주변 활성영역 사이에 개재된 주변 하부 게이트;
    상기 주변 하부 게이트와 상기 주변 활성영역 사이에 개재된 주변 게이트 절연막; 및
    상기 주변 상부 게이트와 상기 주변 하부 게이트 사이에 개재된 주변 층간 패턴을 포함하되,
    상기 주변 상부 게이트는 상기 주변 층간 패턴을 관통하는 주변 개구부를 채워 상기 주변 하부 게이트와 접속하고, 상기 주변게이트 상부콘택홀은 상기 주변 상부 게이트의 상부면을 노출시키는 낸드형 비휘발성 기억 소자의 형성 방법.
  23. 제 13 항에 있어서,
    상기 기판의 저항 영역내의 상기 소자분리막과 상기 제1 절연막 사이에 배치된 저항 패턴을 형성하는 단계;
    상기 제1 절연막을 관통하여 상기 저항 패턴의 일단의 상부면을 노출시키는 저항 하부콘택홀을 형성하는 단계;
    상기 저항 하부콘택홀을 채우는 저항 하부플러그를 형성하는 단계;
    상기 제2 절연막을 관통하여 상기 저항 하부플러그를 노출시키는 저항 상부콘택홀을 형성하는 단계;
    상기 저항 상부콘택홀을 채우는 저항 상부플러그를 형성하는 단계; 및
    상기 제2 절연막 상에 상기 저항 상부플러그와 접속하는 저항 배선을 형성하는 단계를 더 포함하되,
    상기 저항 하부콘택홀, 저항 하부플러그, 저항 상부콘택홀 및 저항 상부플러그는 각각 주변 하부콘택홀, 주변 하부플러그, 주변 상부콘택홀 및 주변 상부플러그와 동시에 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
  24. 제 23 항에 있어서,
    상기 저항 상부콘택홀의 최하부의 폭은 상기 저항 하부콘택홀의 최상부의 폭에 비하여 작게 형성되는 낸드형 비휘발성 기억 소자의 형성 방법.
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