JP4458129B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、動作電圧の異なるトランジスタと抵抗とが同一半導体基板に混載された半導体装置およびその製造方法に関する。
ＭＩＳＦＥＴの高集積化に伴い、酸化シリコン系ゲート絶縁膜におけるゲートリークの増大およびポリシリコン系ゲート電極の空乏化が問題になってきており、その対策として、高速と低消費電力ＭＩＳ型トランジスタには、酸化シリコンより高い誘電率を持つゲート絶縁膜と金属ゲートというゲートスタック構造（以下、「高誘電率膜／金属ゲート」と記す）の採用が検討されている。しかし、通常の製造方法では、高誘電率膜／金属ゲートを形成した後の熱履歴が高いことから、高誘電率絶縁膜の特性や信頼性の劣化、金属ゲートの仕事関数が設計値より移行するという問題があった。
この問題を解決するために、高誘電率膜／金属ゲートを形成する前に、トランジスタ形成に必要な主要な熱処理工程を完了する埋め込みゲート（例えばダマシンゲート）構造が提案されている（例えば、特許文献１参照。）。例えば、金属電極を用いる場合には、酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極によりトランジスタ構造を形成した後、一旦ゲート絶縁膜およびゲート電極部分を取り除き、新たに金属系酸化膜および金属電極を埋め込むという方法である。この方法によれば、トランジスタ形成に必要な熱処理は、金属電極形成前に終了しているため、金属電極の劣化が発生しない。
しかし、実際の半導体装置では、高速／低消費電力を要求され、金属系酸化膜および金属電極を採用するトランジスタと、高電圧動作の従来型酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極を採用するトランジスタとが混在している。したがって、同じチップ上に、高速動作低電圧動作用の高誘電率膜／金属ゲートを有するダマシンゲート構造と、高耐圧のより厚いゲート絶縁膜を持つゲート構造とを、同一基板上に混載して形成しなければならない。
さらに、半導体基板に、金属系酸化膜および金属電極を採用するトランジスタと、高電圧動作の従来型酸化シリコン系ゲート絶縁膜およびポリシリコン系ゲート電極を採用するトランジスタに加えて、ポリシリコン抵抗を混載して形成することも必要になっている。
その製造方法の一例を、図２５〜図３３の製造工程断面図によって説明する。
図２５に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ、領域ＬＶＰ、中電圧トランジスタと高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ／ＨＶ、抵抗が形成される領域ＭＲを分離する素子分離領域１２を形成する。そして、上記領域ＭＶ／ＨＶと領域ＭＲを第１領域１１Ａ、上記領域ＬＶＮと領域ＬＶＰを第２領域１１Ｂとする。上記素子分離領域１２によって分離された半導体基板１１の領域が活性領域となる。
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
次に、半導体基板１１の領域ＭＶ／ＨＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第１領域１１Ａの領域ＭＲ、第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、領域ＭＲでは絶縁膜６１として、また第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
次に、上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４上に第１ゲート電極、抵抗本体部、およびダミーゲート電極を形成するためのシリコン系材料層７１を形成する。このシリコン系材料層７１は、例えばポリシリコンもしくはアモファスシリコンもしくはシリコンゲルマニウムを半導体基板１１上の上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さ、例えば１５０ｎｍの厚さにポリシリコンを堆積する。
次に、ゲート抵抗を低減するためのイオン注入工程を行う。レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＶ／ＨＶ上に開口部を形成する。続いて、領域ＭＶ／ＨＶのシリコン系材料層７１のゲート抵抗を下げるため、上記領域ＭＶ／ＨＶのシリコン系材料層７１にイオン注入を行う。一例として、ＰＭＯＳＦＥＴでは、ホウ素（Ｂ）を５ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定し、ＮＭＯＳＦＥＴでは、リン（Ｐ）を１０ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
次に同様な手法によって、レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＲ上に開口部を形成する。続いて、領域ＭＲのシリコン系材料層７１の抵抗値を決定するため、上記領域ＭＲのシリコン系材料層７１にイオン注入を行う。一例として、ホウ素（Ｂ）を１５ｋｅＶの注入エネルギーで、ドーズ量を３×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
図２６に示すように、上記シリコン系材料層７１（前記図２５参照）上にハードマスク層７４を形成する。このハードマスク層７４は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコンを例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。ここでは、８０ｎｍの厚さに窒化シリコン膜を形成した。
次に、レジスト塗布およびリソグラフィー技術によって、ハードマスク層７４上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層７４を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂ、抵抗を形成するためのハードマスク７４Ｃを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂ、７４Ｃをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６、抵抗本体部６２を形成する。このとき、ゲート絶縁膜１３、ダミーゲート絶縁膜１４、絶縁膜６１の一部もエッチングされる。
このようにして、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３でゲート部１７が形成され、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４でダミーゲート部１８が形成され、ハードマスク７４Ｃ、抵抗本体部６２、絶縁膜６１で抵抗部６４が形成される。
次に、図２７に示すように、上記ゲート部１７、ダミーゲート部１８、抵抗部６４の側壁部分を酸化し、さらにゲート部１７、ダミーゲート部１８、抵抗部６４の側壁部分に、オフセットスペーサ（図示せず）を形成する。次に、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成し、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４を形成し、領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。
次に、上記ゲート部１７、ダミーゲート部１８、抵抗部６４の側部にオフセットスペーサ（図示せず）を介してサイドウォール２０を形成する。
次に、第１領域１１Ａの各ゲート部１７、抵抗部６４の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。また第２領域１１Ｂの領域ＬＶＮのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。さらに第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。
次に、図２８に示すように、各ソース／ドレイン領域２７〜３２上にシリサイド層３３を形成する。その後、上記ゲート部１７、ダミーゲート部１８、抵抗部６４等を被覆するように、半導体基板１１上の全面に層間絶縁膜を形成する。その前にまずライナー膜３６を形成し、さらに上記ライナー膜３６上に上記層間絶縁膜となる第１層間絶縁膜３８を形成する。次いで、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８、抵抗部６４上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂ、７４Ｃが露出されるまで研磨する。このとき、各ハードマスク７４Ａ、７４Ｂ、７４Ｃは残される。
図２９に示すように、ドライエッチングもしくはＣＭＰ法によって、第１領域１１Ａと第２領域１１Ｂの第１ゲート電極１５上のハードマスク７４Ａ（前記図２８参照）、ダミーゲート電極１６上のハードマスク７４Ｂ（前記図２８参照）、抵抗本体部６２上のハードマスク７４Ｃ（前記図２８参照）を除去する。例えば、ＣＭＰによりハードマスク７４Ａ、７４Ｂ、７４Ｃの除去を行った場合、第１ゲート電極１５、ダミーゲート電極１６、抵抗本体部６２、第１層間絶縁膜３８、ライナー膜３６、サイドウォール２０等の表面がほぼ同一平面状になるように平坦化される。
図３０に示すように、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク（図示せず）を形成して、各ダミーゲート電極１６（前記図２９参照）を、例えばドライエッチングにより除去してゲート形成溝４２を形成する。その後、上記エッチングマスクを除去する。さらに、稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図２６参照）を除去して、ゲート形成溝４２を完成させる。このとき、第１層間絶縁膜３８の上部もエッチングされる。
図３１に示すように、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、領域ＬＶＮに、ハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して仕事関数を決定する仕事関数制御膜４４を形成する。また領域ＬＶＰに、窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して仕事関数を決定する仕事関数制御膜４５を形成する。
次に、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６には、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料として、タングステン（Ｗ）を用いる。
図３２に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図３１参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
上記ＣＭＰによって第２領域１１Ｂの第２ゲート電極４８が形成されるが、このとき、領域ＭＲの抵抗本体部６２、領域ＨＶ／ＭＶの第１ゲート電極１５を構成するシリコン形材料に削れる部分が発生する。この削れる量は、例えば半導体基板１１の面内で一定ではないため、第１ゲート電極１５の抵抗値が上昇するという問題、第１ゲート電極１５や抵抗本体部６２の抵抗値がばらつくという問題が生じる。
また、図３３に示すように、第１層間絶縁膜３８、ライナー膜３６等の全面に保護膜４１を形成し、領域ＨＶ／ＭＶ上の保護膜４１に開口部５０を形成する。次いで、全面にシリサイドを形成するための金属層として、例えばニッケル層を形成し、例えば３５０℃、３０秒間のＲＴＡを行い、各第１ゲート電極１５のシリコン（Ｓｉ）上のみニッケル層を反応させてシリサイド層４０を形成する。その後、ウエットエッチングによって、未反応なニッケルを除去する。続いて、熱処理を行い低抵抗なニッケルシリサイド（ＮｉＳｉ2）を形成する。この熱処理は、例えば４５０℃もしくはそれ以下の低抵抗化が可能な温度で、３０秒のＲＴＡで行う。
このように、第１ゲート電極１５上にシリサイド層４０を形成することで、第１ゲート電極１５上部が削れたことによる抵抗値の上昇は、シリサイド層４０を形成したことによる低抵抗化によって補償されるが、上部が削れた状態の抵抗本体部６２の抵抗値がばらつくという問題は残る。
また、図３４に示すように、第１領域１１Ａに保護膜４１を形成してから、第２領域１１Ｂの第２ゲート電極４７、４８を形成することで、第１ゲート電極１５や抵抗本体部６２の上部が削れるという問題は解消できるが、保護膜４１の端部に第２ゲート電極４７、４８を形成するために用いた導電膜４６が残るという問題が発生する。このように、保護膜４１を形成したのでは、導電膜４６が残るという別の問題を引き起こし、抵抗本体部６２上部が削れる問題を根本的に解決することにはならない。
特開２００１-１０２４４３号公報 特開２００４-６４７５号公報
解決しようとする問題点は、同一半導体基板に、低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群と、抵抗とを形成する半導体装置では、低電圧動作のトランジスタが形成されるゲート形成溝に金属系材料を埋め込んでゲート電極を形成するときに、抵抗を形成するシリコン系材料を用いた抵抗本体部の上部が削れて、抵抗値がばらつく点である。
本発明は、同一半導体基板に、低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群と、抵抗とを形成した半導体装置で、低電圧動作のトランジスタが形成されるゲート形成溝に金属系材料を埋め込んでゲート電極を形成しても、抵抗値のばらつきを生じない抵抗の形成を可能にする。
請求項１に係る本発明は、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群と、抵抗とを備え、前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介してシリコン系材料層で形成された第１ゲート電極を有し、前記第２トランジスタ群は、前記半導体基板上の層間絶縁膜に形成したゲート形成溝内に第２ゲート絶縁膜を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極を有し、前記抵抗は、前記半導体基板上に絶縁膜を介して前記シリコン系材料層と同一層で形成された抵抗本体部と、該抵抗本体部上部に形成された抵抗保護層とを有し、前記抵抗保護層は、Ｎ型不純物とＰ型不純物とが補償されている前記シリコン系材料層の上層部で形成された補償層からなることを特徴とする。
本発明の半導体装置では、上記抵抗は抵抗本体部上部に抵抗保護層を有することから、ゲート形成溝内に埋め込むように第２ゲート電極を形成するときに生じる金属系ゲート材料の余剰部分を化学的機械研磨等による研磨もしくはエッチングにより除去しても、そのときに抵抗保護層によって上部が保護されている抵抗本体部が削られることはない。よって、抵抗本体部の抵抗値を所望の抵抗値に形成することができる。また、抵抗保護層の厚さを制御することによって、抵抗本体部の抵抗値を所望の値に制御することができる。
本発明の半導体装置の製造方法は、半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群と、抵抗とを有し、前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介してシリコン系材料層で形成された第１ゲート電極を有し、前記第２トランジスタ群は、前記半導体基板上に形成されたダミーゲート部を除去して形成したゲート形成溝内に、第２ゲート絶縁膜を介して埋め込むように形成された金属系ゲート電極の第２ゲート電極を有し、前記抵抗は、前記第１ゲート絶縁膜と同一層で形成された絶縁膜を介して形成され、前記シリコン系材料層の下層部で形成された抵抗本体部を有する半導体装置の製造方法において、前記シリコン系材料層から前記第１ゲート電極を形成する前に、前記抵抗本体部が形成される前記シリコン系材料層の上層部を絶縁層にして抵抗保護層を形成してから、前記抵抗保護層を上層部に形成した前記シリコン系材料層の下層部で前記抵抗本体部を形成し、それと同時に前記シリコン系材料層で前記第１ゲート電極を形成し、その後、前記第２ゲート電極を形成することを特徴とする。
本発明の半導体装置の製造方法では、シリコン系材料層から第１ゲート電極を形成する前に、抵抗本体部が形成される領域の上記シリコン系材料層の上部に抵抗保護層を形成してから、前記抵抗保護層を上部に形成した前記シリコン系材料層で前記抵抗本体部を形成し、その後第２ゲート電極を形成することから、ゲート形成溝内に埋め込むように第２ゲート電極を形成するときに生じる金属系ゲート材料の余剰部分を化学的機械研磨等による研磨もしくはエッチングにより除去しても、抵抗保護層によって上部が保護されている抵抗本体部が削られることがなくなる。よって、金属ゲート材料で第２ゲート電極を形成しても、抵抗本体部の抵抗値を所望の抵抗値に維持することができる。
本発明の半導体装置によれば、第２ゲート電極を金属系ゲート材料で形成することができ、かつ抵抗保護層によって抵抗本体部が保護されているので抵抗本体部の抵抗値を所望の抵抗値に維持することができるので、高精度に抵抗値を作りこめる抵抗を搭載することができるという利点がある。
本発明の半導体装置の製造方法によれば、第２ゲート電極を金属系ゲート材料で形成することができ、かつ第２ゲート電極を形成する工程で抵抗本体部が削られることがなくなるため、抵抗本体部の抵抗値を所望の抵抗値に維持することができるので、抵抗の抵抗値を高精度に作りこめることができるという利点がある。
本発明の半導体装置の一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１に、一例として、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタ（例えばＭＯＳＦＥＴ）、高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ／ＨＶおよび抵抗が形成される領域ＭＲが分離される素子分離領域１２が形成されている。上記領域ＭＶ／ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、中電圧トランジスタと高電圧トランジスタの形成領域である領域ＭＶ／ＨＶと抵抗が形成される領域ＭＲとを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
また、本明細書では、以下に記載する各実施例において、一例として、上記低電圧トランジスタとは動作電圧が１．５Ｖ未満のトランジスタとし、中電圧トランジスタとは動作電圧が１．５Ｖ以上３．３Ｖ未満のトランジスタとし、高電圧（高耐圧）トランジスタとは動作電圧が３．３Ｖ以上のトランジスタとした。
また、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜なされていて、ＮＭＯＳチャネル領域が形成されている。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入が適宜行われていて、ＰＭＯＳチャネル領域が形成されている。なお、中電圧トランジスタおよび高電圧トランジスタが形成される領域ＭＶ／ＨＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれにチャネル領域が形成されていてもよい。
上記半導体基板１１の領域ＭＶ／ＨＶ表面には、第１ゲート絶縁膜１３が形成されている。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、この第１ゲート絶縁膜１３は例えば酸化シリコン膜で形成されていて、その膜厚は２ｎｍ〜４ｎｍに形成されている。上記第１ゲート絶縁膜１３上には第１ゲート電極１５が形成されている。この第１ゲート電極１５は、例えばポリシリコンもしくはアモファスシリコンで形成され、１００ｎｍ〜１５０ｎｍの厚さとなっている。
上記半導体基板１１の領域ＭＲ表面には、上記同様な第１ゲート絶縁膜１３からなる絶縁膜６１が形成されている。上記絶縁膜６１上には抵抗本体部６２が形成されている。この抵抗本体部６２は、例えばポリシリコンもしくはアモファスシリコンで形成され、１００ｎｍ〜１５０ｎｍの厚さとなっている。さらに、この抵抗本体部６２上には、抵抗保護層６３が形成されている。この抵抗保護層６３は、例えば酸化シリコン層で形成されている。もしくは、窒化シリコン層、酸窒化シリコン層で形成されている。例えば、酸化シリコン層で形成される場合、酸素クラスターイオン注入により、抵抗本体部６２の上層に酸素イオン注入を行うことで、酸化シリコン層を形成することができる。注入イオン注入種に窒素を選択することで窒化シリコン層に形成することもでき、注入イオン注入種に酸素と窒素を選択することで酸窒化シリコン層に形成することもできる。またこの抵抗保護層６３は、不純物層で形成されていてもよい。不純物層で形成される場合には、上記抵抗本体部６２に打ち込まれている不純物の導電型を打ち消すように逆導電型の不純物が打ち込まれ、その領域が絶縁層もしくは絶縁に近い、高抵抗な領域となっている。
このように、抵抗保護層６３はイオン注入により形成されることから、抵抗保護層６３の端部に段差が形成されることはない。したがって、後の工程で、導電膜等の化学的機械研磨を行っても、抵抗保護層６２の端部に導電膜等の残渣が発生することはない。
上記半導体基板１１の領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上には、一旦ダミーゲート絶縁膜、ダミーゲート電極（図示せず）が形成されていて、各ダミーゲート電極の側壁および上記第１ゲート電極１５の側壁にはオフセットスペーサ１９が形成されている。この膜厚は例えば６ｎｍ〜１０ｎｍとなっている。製造上、上記抵抗本体部６２の側壁にもオフセットスペーサ（図示せず）が形成されている。
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２が形成されている。なお、製造上、抵抗本体部６２の側方の半導体基板１１表面側にも同様なるエクステンション領域２１、２２が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６が形成されている。
さらに、各第１ゲート電極１５、ダミーゲート電極の側部には、上記オフセットスペーサ１９を介してサイドウォール２０が形成されている。製造上、上記抵抗本体部６２の側部にも上記オフセットスペーサ（図示せず）を介してサイドウォール２０が形成されている。
そして、上記各第１ゲート電極１５の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８が形成されている。製造上、上記抵抗本体部６２の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８が形成されている。また、領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート電極の側方の半導体基板１１表面側にはＮＭＯＳＦＥＴのエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０が形成されている。さらに領域ＬＶＰのダミーゲート電極の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２が形成されている。
上記各ソース／ドレイン領域２７〜３２上にはシリサイド層３３が形成されている。このシリサイド層３３は、例えばコバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
そして上記第１ゲート電極１５、抵抗本体部６２（抵抗保護層６３を含む）、ダミーゲート電極の一部等を被覆するように、半導体基板１１上の全面にライナー膜３６が形成され、その上面に第１層間絶縁膜３８が形成されている。
上記ライナー膜３６は、例えば窒化シリコン（ＳｉＮ）膜で形成され、トランジスタのチャネル部にストレスを印加するものである。例えば、ＮＭＯＳＦＥＴには、チャネルの移動度を高めるために引張応力を有するものを用いる。ＰＭＯＳＦＥＴには、チャネルの移動度を高めるために圧縮応力を有するものを用いる。また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、ライナー膜３６を作り分けてもよい。また、上記ライナー膜３６の応力は、通常、成膜条件によって決定させることができる。
上記第１層間絶縁膜３８は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤによる酸化シリコン（ＳｉＯ2）膜で形成されている。そして、上記第１ゲート電極１５、ダミーゲート電極（図示せず）の各上面が露出するように、第１層間絶縁膜３８、ライナー膜３６の表面が平坦化されている。
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６には、上記ダミーゲート電極、ダミーゲート絶縁膜を除去することで形成されるゲート形成溝４２が形成されている。
上記ゲート形成溝４２の内面には第２ゲート絶縁膜４３が形成されている。この第２ゲート絶縁膜４３は、その単位面積当たりの容量が第１領域１１Ａの第１ゲート絶縁膜１３の単位面積当たりの容量よりも小さくなるように形成されている。この第２ゲート絶縁膜４３は、高誘電率膜で形成されている。この高誘電率膜は、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物で形成される。具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
また、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５が形成されている。通常、ＮＭＩＳＦＥＴのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有し、ＰＭＯＳＦＥＴのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。そして、それらの差が０．３ｅＶ以上あることが望ましい。具体的には、組成、状態（結晶質もしくは非晶質）等によって変動するが、ＮＭＩＳＦＥＴ用のＨｆＳｉxは４．１〜４．３ｅＶ、ＰＭＩＳＦＥＴ用の窒化チタン（ＴｉＮ）は４．５〜５．０ｅＶ程度である。上記仕事関数制御膜４４、４５の一例として、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２には、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４４が形成されている。一例として、仕事関数制御膜４４は、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉx）がより好ましい。
また、領域ＬＶＰのゲート形成溝４２には、ＰＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物からなる仕事関数制御膜４５が形成されている。一例として、仕事関数制御膜４５は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。
さらに上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６が形成されている。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料が用いられる。本実施例では、一例として、タングステン（Ｗ）を用いる。
このように、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成されている。
上記第２領域１１Ｂの第１層間絶縁膜３８、ライナー膜３６上には、上記第２ゲート電極４７、第２ゲート電極４８を保護するための保護膜４９が形成されている。この保護膜４９は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成されている。そのときの成膜温度は４５０℃以下に設定されている。これによって、既に形成したシリサイド層３３の損傷が回避される。
上記第１ゲート電極１５の上面にはシリサイド層４０が形成されている。このシリサイド層４０は、例えば、コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）、ニッケル白金シリサイド等で形成されている。
上記ライナー膜３６、第１層間絶縁膜３８、シリサイド層４０、保護膜４９等の全面には第２層間絶縁膜５１が形成されている。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。
上記ライナー膜３６、第１層間絶縁膜３８、保護膜４１、第２層間絶縁膜５１には、各トランジスタの第１ゲート電極１５、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２に通じる接続孔５２が形成され、各接続孔５２を埋め込むように、導電膜からなる電極５４が形成されている。
このように、第１領域１１Ａの領域ＭＶ／ＨＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）／高電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＭＶに抵抗３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１が形成されている。
上記半導体装置１では、半導体基板１１に、第１トランジスタ群として、領域ＭＶ／ＨＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）／高電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成されている。また、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群として、領域ＬＶＮ−１、ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成されている。
さらに上記第１領域１１Ａには、抵抗３が形成されている。この抵抗３は抵抗本体部６２上に抵抗保護層６３が形成されていることから、上記第２トランジスタ群のトランジスタを金属系ゲートとしてゲート形成溝内に埋め込むように形成した場合、金属系ゲートを形成する金属系ゲート材料の余剰部分を研磨等によって除去する際に、抵抗保護層６３がストッパとなるので、抵抗本体部６２が削られることがない。このため、抵抗本体部６２の抵抗値に変動をきたすことがない。よって、抵抗本体部６２の抵抗値を所望の抵抗値に形成することができる。また、抵抗保護層６３によって、抵抗本体部６２の高さを調整することができる。上記抵抗保護層６３は、例えば酸素を含むクラスターイオン注入で形成されるため、そのイオン注入条件を適宜設定することで、抵抗本体部６２へのイオン注入深さを制御することができる。よって、抵抗本体部の抵抗値を所望の値に制御することができる。したがって、抵抗本体部６２の厚さを所望の厚さにすることができ、抵抗保護層６３によって抵抗本体部６２が保護されるので、抵抗値のばらつきを抑えることができる。
しかも、第２トランジスタ群の第２ゲート電極４７、４８を被覆する保護膜４９が形成されているので、保護膜４９を形成した後に第１トランジスタ郡の第１ゲート電極１５上にシリサイド層４０を形成することで、シリサイド層４０を形成するときに第２トランジスタ群の第２ゲート電極４７、４８を保護できる構成となっている。すなわち、未反応なシリサイド化のために形成した金属膜を除去するときに、第２ゲート電極４７、４８がエッチングされて、除去されることが防止されるようになっている。このように、第１ゲート電極１５上にシリサイド層４０が形成されることから、第１ゲート電極１５の電気抵抗が低減される。
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）および抵抗３とを同一の半導体基板１１に形成して、抵抗値のばらつきを抑制した抵抗３を備えることが可能となるという利点がある。
次に、本発明の半導体装置の製造方法の一実施の形態（第１実施例）を、図２〜図４の製造工程断面図によって説明する。
図２に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ、領域ＬＶＰ、中電圧トランジスタと高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ／ＨＶ、抵抗が形成される領域ＭＲを分離する素子分離領域１２を形成する。上記領域ＭＶ／ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、上記領域ＭＶ／ＨＶと領域ＭＲを第１領域１１Ａ、上記領域ＬＶＮと領域ＬＶＰを第２領域１１Ｂとする。上記素子分離領域１２によって分離された半導体基板１１の領域が活性領域となる。
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
次に、半導体基板１１の領域ＭＶ／ＨＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第１領域１１Ａの領域ＭＲ、第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、領域ＭＲでは絶縁膜６１として、また第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
次に、上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４上に第１ゲート電極、抵抗本体部、およびダミーゲート電極を形成するためのシリコン系材料層７１を形成する。このシリコン系材料層７１は、例えばポリシリコンもしくはアモファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さ、例えば１５０ｎｍの厚さにポリシリコンを堆積する。
次に、ゲート抵抗を低減するためのイオン注入工程を行う。レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＶ／ＨＶ上に開口部を形成する。続いて、領域ＭＶ／ＨＶのシリコン系材料層７１のゲート抵抗を下げるため、上記領域ＭＶ／ＨＶのシリコン系材料層７１にイオン注入を行う。一例として、ＰＭＯＳＦＥＴでは、ホウ素（Ｂ）を５ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定し、ＮＭＯＳＦＥＴでは、リン（Ｐ）を１０ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
次に同様な手法によって、レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＲ上に開口部を形成する。続いて、領域ＭＲのシリコン系材料層７１の抵抗値を決定するため、上記領域ＭＲのシリコン系材料層７１にイオン注入を行う。一例として、ホウ素（Ｂ）を１５ｋｅＶの注入エネルギーで、ドーズ量を３×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
次に、図３に示すように、レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＲ上で、シリコン系材料層７１のコンタクトを形成する領域を除いた領域に開口部を形成する。そして、この開口部から二酸化炭素（ＣＯ2）もしくは酸素（Ｏ2）のクラスターイオン注入を行い、領域ＭＲのシリコン系材料層７１上部に酸化層を形成する。この酸化層が抵抗保護層６３となる。上記クラスターイオン注入において、酸素に加えて窒素をイオン注入すれば酸窒化層が形成され、酸素の代わりに窒素をイオン注入すれば窒化層が形成され、それを抵抗保護層６３としてもよい。上記抵抗保護層６３の厚さは一例として３０ｎｍとする。その後、レジスト膜は、一例としてアッシングおよび硫酸過水で除去する。
次に、図４に示すように、上記シリコン系材料層７１（前記図３参照）上にハードマスク層７４を形成する。このハードマスク層７４は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコンを例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。ここでは、８０ｎｍの厚さに窒化シリコン膜を形成した。
次に、レジスト塗布およびリソグラフィー技術によって、ハードマスク層７４上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層７４を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂ、抵抗を形成するためのハードマスク７４Ｃを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂ、７４Ｃをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、抵抗本体部６２、第２領域１１Ｂにダミーゲート電極１６を形成する。このとき、抵抗保護層６３、ゲート絶縁膜１３、ダミーゲート絶縁膜１４、絶縁膜６１の一部もエッチングされる。
このようにして、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３でゲート部１７が形成され、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４でダミーゲート部１８が形成され、ハードマスク７４Ｃ、抵抗保護層６３、抵抗本体部６２、絶縁膜６１で抵抗部６４が形成される。
図５（１）に示すように、上記抵抗部６４は、抵抗本体部６２の上部にクラスターイオン注入により形成された絶縁層（ここでは酸化層、酸窒化層もしくは窒化層）からなる抵抗保護層６３が形成されている。このように、抵抗本体部６２上部に絶縁層からなる抵抗保護層６３が形成されることから、上記第２トランジスタ群のトランジスタを金属系ゲートで形成する場合、ゲート形成溝を形成するためにハードマスク７４Ｃが除去されるときや、金属系ゲートを形成する金属系材料の余剰部分を研磨等によって除去する際に、ハードマスク７４Ｃが除去されても抵抗保護層６３がストッパとなるので、抵抗本体部６２が削られることがない。このため、抵抗本体部６２の抵抗値に変動をきたすことがなくなる。また、抵抗保護層６３によって、抵抗本体部６２の高さを調整することができる。上記抵抗保護層６３は、クラスターイオン注入で形成されるため、そのイオン注入条件を適宜設定することで、抵抗本体部６２へのイオン注入深さを制御することができる。したがって、抵抗本体部６２の厚さを所望の厚さにすることができるので、抵抗値のばらつきを抑えることができる。
一方、従来技術の場合、図５（２）に示すように、抵抗本体部６２の上部には、ハードマスク７４Ｃのみとなる。上記第２トランジスタ群のトランジスタを金属ゲートとして形成する場合、上記ハードマスク７４Ｃは除去されているので、金属ゲートを形成する金属材料の余剰部分を研磨等によって除去するときに、抵抗本体部６２の上部が削られてしまう。これによって、抵抗ばらつきが生じる。
また、図６（１）に示すように、抵抗本体部６２上に抵抗保護層６３が形成され、さらにハードマスク７４Ｃが形成されている状態で、ライナー膜３６、第１層間絶縁膜３８を化学的機械研磨により平坦化し、ハードマスク７４Ｃを露出させ、さらに、ハードマスク７４Ｃを除去する化学的機械研磨を行ったときに、図６（２）に示すように、抵抗保護層６３がストッパとなって、抵抗本体部６２が削られることがない。さらに、上述したように、金属ゲートを形成する金属材料の余剰部分を研磨等によって除去するときに、抵抗保護層６３がストッパとなるので、抵抗本体部６２が削られることがない。
よって、本発明のように、上記抵抗保護層６３を形成することで、抵抗本体部６２の厚さを所望の厚さにすることができるので、抵抗値のばらつきを抑えることができ、精度の高い抵抗値を有する抵抗をトランジスタとともに形成することが可能になる。
次に、本発明の半導体装置の製造方法の一実施の形態（第２実施例）を、図７〜図８の製造工程断面図によって説明する。
図７に示すように、素子分離工程を行って、半導体基板１１に、例えば、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ、領域ＬＶＰ、中電圧トランジスタと高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ／ＨＶ、抵抗が形成される領域ＭＲを分離する素子分離領域１２を形成する。上記領域ＭＶ／ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、上記領域ＭＶ／ＨＶと領域ＭＲを第１領域１１Ａ、上記領域ＬＶＮと領域ＬＶＰを第２領域１１Ｂとする。上記素子分離領域１２によって分離された半導体基板１１の領域が活性領域となる。
次に、ＮＭＯＳＦＥＴを形成する領域にＰウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＮＭＯＳチャネル領域を形成する。また、ＰＭＯＳＦＥＴを形成する領域にＮウエル領域（図示せず）を形成するためのイオン注入、ＭＯＳＦＥＴのパンチスルー阻止を目的とした埋め込み層（図示せず）を形成するためのイオン注入、しきい値電圧（Ｖth）を調整するためのイオン注入を適宜行い、ＰＭＯＳチャネル領域を形成する。そのとき、高電圧トランジスタが形成される領域ＨＶ、中電圧トランジスタが形成される領域ＭＶ、各低電圧トランジスタが形成される領域ＬＶＮ、領域ＬＶＰについて、それぞれのイオン注入条件でイオン注入を行ってもよい。
次に、半導体基板１１の領域ＭＶ／ＨＶ表面にゲート絶縁膜１３を形成する。高電圧トランジスタ、中電圧トランジスタでは、厚いゲート絶縁膜を有することが多く、このゲート絶縁膜１３は例えば酸化シリコン膜で形成される。この酸化シリコン膜は、例えば７５０℃〜９００℃の熱酸化で形成され、その膜厚は２ｎｍ〜４ｎｍの範囲とする。このゲート絶縁膜１３を形成中に第１領域１１Ａの領域ＭＲ、第２領域１１Ｂの活性領域にも同時にゲート絶縁膜１３が形成されるが、それは、領域ＭＲでは絶縁膜６１として、また第２領域１１Ｂでダミーゲート絶縁膜１４として使われる。
次に、上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４上に第１ゲート電極、抵抗本体部、およびダミーゲート電極を形成するためのシリコン系材料層７１を形成する。このシリコン系材料層７１は、例えばポリシリコンもしくはアモファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、絶縁膜６１、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さ、例えば１５０ｎｍの厚さにポリシリコンを堆積する。
次に、ゲート抵抗を低減するためのイオン注入工程を行う。レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＶ／ＨＶ上に開口部を形成する。続いて、領域ＭＶ／ＨＶのシリコン系材料層７１のゲート抵抗を下げるため、上記領域ＭＶ／ＨＶのシリコン系材料層７１にイオン注入を行う。一例として、ＰＭＯＳＦＥＴでは、ホウ素（Ｂ）を５ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定し、ＮＭＯＳＦＥＴでは、リン（Ｐ）を１０ｋｅＶの注入エネルギーで、ドーズ量を８×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
次に同様な手法によって、レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＲ上に開口部を形成する。続いて、領域ＭＲのシリコン系材料層７１の抵抗値を決定するため、上記領域ＭＲのシリコン系材料層７１にイオン注入を行う。一例として、ホウ素（Ｂ）を１５ｋｅＶの注入エネルギーで、ドーズ量を３×１０15／ｃｍ2に設定してイオン注入を行う。このイオン注入条件は一例であって、適宜、条件を選択することができる。その後、上記レジスト膜を、一例としてアッシングおよび硫酸過水で除去する。
次に、レジスト塗布およびリソグラフィー技術によって、シリコン系材料層７１上にレジスト膜（図示せず）を形成し、上記第１領域１１Ａの領域ＭＲ上で、シリコン系材料層７１のコンタクトを形成する領域を除いた領域に開口部を形成する。そして、この開口部から、上記抵抗本体部６２にドーピングされている不純物とは逆導電型に不純物をイオン注入し、領域ＭＲのシリコン系材料層７１上部に補償領域を形成する。この補償領域が抵抗保護層６３となる。上記イオン注入では、一例として、ヒ素（Ａｓ）を１ｋｅＶのエネルギーで、ドーズ量を１×１０15／ｃｍ2に設定して行う。上記抵抗保護層６３の厚さは一例として３０ｎｍとする。したがって、上記抵抗保護層６３は、高抵抗な領域となる。このイオン注入では、後にパターニングされる抵抗本体部の上部に抵抗保護層６３を形成する必要があるため、注入エネルギーは、１ｋｅＶというように、極低エネルギーでイオン注入を行う必要がある。すなわち、抵抗保護層６３は、抵抗本体部６２の最上部の例えば３０ｎｍ程度の厚さの領域に形成されることが好ましい。その後、レジスト膜は、一例としてアッシングおよび硫酸過水で除去する。
このように、抵抗保護層６２はイオン注入により形成されることから、抵抗保護層６２の端部に段差が形成されることはない。したがって、後の工程で、導電膜等の化学的機械研磨を行っても、抵抗保護層６２の端部に導電膜等の残渣が発生することはない。
次に、図８に示すように、上記シリコン系材料層７１（前記図７参照）上にハードマスク層７４を形成する。このハードマスク層７４は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコンを例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。ここでは、８０ｎｍの厚さに窒化シリコン膜を形成した。
次に、レジスト塗布およびリソグラフィー技術によって、ハードマスク層７４上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層７４を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂ、抵抗を形成するためのハードマスク７４Ｃを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂ、７４Ｃをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６、抵抗本体部６２を形成する。このとき、抵抗保護層６３、ゲート絶縁膜１３、ダミーゲート絶縁膜１４、絶縁膜６１の一部もエッチングされる。
このようにして、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３でゲート部１７が形成され、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４でダミーゲート部１８が形成され、ハードマスク７４Ｃ、抵抗保護層６３、抵抗本体部６２、絶縁膜６１で抵抗部６４が形成される。
図９（１）に示すように、上記抵抗部６４は、抵抗本体部６２の上部にイオン注入により形成された補償領域からなる抵抗保護層６３が形成されている。例えば、抵抗本体部６２がＰ型領域で形成されている場合には、Ｎ型不純物をドーピングして、Ｎ-型領域もしくは導電型が相殺された領域とする。このように、抵抗本体部６２上にＮ-型もしくは導電型が相殺された領域の補償領域からなる抵抗保護層６３が形成されていることから、上記第２トランジスタ群のトランジスタを金属系ゲートとして形成した場合、ゲート形成溝を形成するためにハードマスク７４Ｃが除去されるときや、金属ゲートを形成する金属材料の余剰部分を研磨等によって除去するときに、抵抗保護層６３の上部が削られたとしても、抵抗保護層６３の下部が残り、抵抗本体部６２が削られることがなくなる。このため、抵抗本体部６２の抵抗値に変動をきたすことがなくなる。また、抵抗保護層６３によって、抵抗本体部６２の高さを調整することができる。上記抵抗保護層６３は、イオン注入で形成されるため、そのイオン注入条件を適宜設定することで、抵抗本体部６２へのイオン注入深さを制御することができる。したがって、抵抗本体部６２の厚さを所望の厚さにすることができるので、抵抗値のばらつきを抑えることができる。
一方、従来技術の場合、図９（２）に示すように、抵抗本体部６２の上部には、ハードマスク７４Ｃのみとなる。上記第２トランジスタ群のトランジスタを金属ゲートとして形成する場合、上記ハードマスク７４Ｃは除去されているので、金属ゲートを形成する金属材料の余剰部分を研磨等によって除去するときに、抵抗本体部６２の上部が削られてしまう。これによって、抵抗ばらつきが生じる。
また、図１０（１）に示すように、抵抗本体部６２上に抵抗保護層６３が形成され、さらにハードマスク７４Ｃが形成されている状態で、ライナー膜３６、第１層間絶縁膜３８を化学的機械研磨により平坦化してハードマスク７４Ｃを露出させ、さらに、ハードマスク７４Ｃを除去する化学的機械研磨を行ったときに、図１０（２）に示すように、抵抗保護層６３が残されるので、抵抗本体部６２が削られることがない。さらに、上述したように、金属ゲートを形成する金属材料の余剰部分を研磨等によって除去するときに、抵抗保護層６３が残されるので、抵抗本体部６２が削られることがない。
よって、本発明のように、上記抵抗保護層６３を形成することで、抵抗本体部６２の厚さを所望の厚さにすることができるので、抵抗値のばらつきを抑えることができ、精度の高い抵抗値を有する抵抗をトランジスタとともに形成することが可能になる。
上記第１実施例および第２実施例において、抵抗保護層６３の厚さのばらつきは、チップ内で±５ｎｍ以内になるようにすることが好ましい。それ以上のばらつきがあると、抵抗値のばらつきを増大することに影響し、高精度に抵抗値を決定することが困難になる。
上記第１ゲート電極１５、ダミーゲート電極１６、抵抗本体部６２等を形成するシリコン系材料層７１は、ポリシリコンで形成されているが、例えばアモルファスシリコン、ポリシリコンゲルマニウムであってもよい。また、第１ゲート電極１５には、Ｎ型不純物もしくはＰ型不純物が含まれる。
次に、上記第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程の一例を、図１１〜図２４の製造工程断面図によって説明する。
ここでは、上記領域ＬＶＮに、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１と、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２とが形成される場合を示した。
したがって、図１１に示すように、半導体基板１１に、低電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ、中電圧トランジスタと高電圧トランジスタ（例えばＭＯＳＦＥＴ）が形成される領域ＭＶ／ＨＶ、抵抗が形成される領域ＭＲが分離される素子分離領域１２が形成されている。上記領域ＭＶ／ＨＶには、ＭＯＳＦＥＴのパターン密度が密な領域も孤立パターンの領域も含む。そして、中電圧トランジスタと高電圧トランジスタが形成される領域ＭＶ／ＨＶと抵抗が形成される領域ＭＲを第１領域１１Ａ、低電圧トランジスタのＮＭＯＳＦＥＴが密に形成される領域ＬＶＮ−１、低電圧トランジスタのＮＭＯＳＦＥＴが孤立して形成される領域ＬＶＮ−２、低電圧トランジスタのＰＭＯＳＦＥＴが形成される領域ＬＶＰを第２領域１１Ｂとする。
そして、前記第１実施例もしくは第２実施例で説明した製造方法によって、半導体基板１１上に、ハードマスク７４Ａ、第１ゲート電極１５、ゲート絶縁膜１３からなるゲート部１７と、ハードマスク７４Ｂ、ダミーゲート電極１６、ダミーゲート絶縁膜１４からなるダミーゲート部１８と、ハードマスク７４Ｃ、抵抗保護層６３、抵抗本体部６２、絶縁膜６１からなる抵抗部６４とを形成する。
次に、上記ゲート部１７、ダミーゲート部１８、抵抗部６４の側壁部分を酸化する。例えば、８００℃の熱酸化にて、例えば２ｎｍの酸化膜を形成する。続いて、例えば減圧ＣＶＤ法によって、ゲート部１７、ダミーゲート部１８、抵抗部６４を被覆するように、半導体基板１１上にオフセットスペーサを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜で形成される。この窒化シリコン膜の膜厚は例えば６ｎｍ〜１０ｎｍとする。ここでは、１０ｎｍの厚さに窒化シリコン膜を形成した。次いで、上記絶縁膜を全面エッチバックすることでオフセットスペーサ（図示せず）を形成する。
次に、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２を形成する。なお、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける必要がある場合には、ＮＭＯＳＦＥＴの領域とＰＭＯＳＦＥＴの領域のそれぞれに対応するイオン注入マスクを別々に形成して、各ＭＯＳＦＥＴに対応したイオン注入を行えばよい。その後、このイオン注入マスクを除去する。
次に、半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が露出され、第１領域１１Ａおよび領域ＬＶＰが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの各ダミーゲート部１８の側方の半導体基板１１表面側にＮＭＯＳＦＥＴのエクステンション領域２３、２４を形成する。その後、このイオン注入マスクを除去する。
次に、半導体基板１１上に別のイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、領域ＬＶＰが露出され、第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２および第１領域１１Ａが被覆されるようにレジスト膜を加工して形成される。このイオン注入マスクを用いて、半導体基板１１にイオン注入を行うことで、領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にＰＭＯＳＦＥＴのエクステンション領域２５、２６を形成する。その後、このイオン注入マスクを除去する。
上記各イオン注入では、各ゲート部１７、各ダミーゲート部１８、抵抗部６４、オフセットスペーサ（図示せず）もイオン注入マスクとなる。このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。一例として、ＰＭＯＳＦＥＴのエクステンション領域のイオン注入条件は、イオン注入種にホウ素（Ｂ）を用い、注入エネルギーを０．５ｋｅＶ、ドーズ量を５×１０14／ｃｍ2に設定し、ＮＭＯＳＦＥＴのエクステンション領域のイオン注入条件は、イオン注入種にヒ素（Ａｓ）を用い、注入エネルギーを１ｋｅＶ、ドーズ量を５×１０14／ｃｍ2に設定した。なお、上記エクステンション領域２１、２２、エクステンション領域２３、２４、エクステンション領域２５、２６は、どれを先に形成してもかまわない。
次に、例えば減圧ＣＶＤ法によって、上記ゲート部１７、ダミーゲート部１８、抵抗部６４、オフセットスペーサ（図示せず）等を被覆するように、半導体基板１１上にサイドウォールを形成するための絶縁膜を形成する。この絶縁膜は、例えば減圧ＣＶＤ法によって、窒化シリコン膜（例えば膜厚が１５ｎｍ〜３０ｎｍ）と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（例えば膜厚が４０ｎｍ〜６０ｎｍ）との積層膜で形成される。次いで、上記絶縁膜を全面エッチバックすることで上記ゲート部１７、ダミーゲート部１８、抵抗部６４の側部にオフセットスペーサ（図示せず）を介してサイドウォール２０を形成する。
次に、第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７、抵抗部６４の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。上記イオン注入では、各ゲート部１７、抵抗部６４、サイドウォール２０（オフセットスペーサ１９も含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ｂおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
このように、第１領域１１Ａにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記イオン注入工程の順番は、上記した順序に限定されることはなく、第１領域のソース／ドレイン領域２７、２８、領域ＬＶＮ−１、ＬＶＮ−２のソース／ドレイン領域２９、３０、領域ＬＶＰのソース／ドレイン領域３１、３２のいずれを先に形成しても、後に形成してもかまわない。
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。一例として、ＰＭＯＳＦＥＴのソース／ドレイン領域のイオン注入条件は、イオン注入種にホウ素（Ｂ）を用い、注入エネルギーを３ｋｅＶ、ドーズ量を３×１０15／ｃｍ2に設定し、ＮＭＯＳＦＥＴのソース／ドレイン領域のイオン注入条件は、イオン注入種にリン（Ｐ）を用い、注入エネルギーを１０ｋｅＶ、ドーズ量を３×１０15／ｃｍ2に設定した。また、ドーパント活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
次に、図１２に示すように、各ソース／ドレイン領域２７〜３２上にシリサイド層３３を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いる。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さ、ここでは１０ｎｍの厚さにコバルトを堆積して形成する。次いで、４５０℃のアニールを３０秒、その後７５０℃のアニールを３０秒行い、半導体基板１１のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層３３を形成する。金属層がコバルトであるので、シリサイド層３３はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば素子分離領域１２、ハードマスク７４Ａ、７４Ｂ、７４Ｃ、サイドウォール２０等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
次に、図１３に示すように、上記ゲート部１７、ダミーゲート部１８、抵抗部６４等を被覆するように、半導体基板１１上の全面に層間絶縁膜を形成する。その前にまずライナー膜３６を形成する。そして上記ライナー膜３６上に上記層間絶縁膜となる第１層間絶縁膜３８を形成する。上記ライナー膜３６は、例えば窒化シリコン膜により形成され、その膜厚を例えば１０ｎｍとする。また、上記第１層間絶縁膜３８は、酸化シリコン膜で形成される。例えば、オゾン（Ｏ3）−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた化学気相成長法により形成される。次に、化学的機械研磨（ＣＭＰ）法によって、各ゲート部１７、ダミーゲート部１８、抵抗部６４上の第１層間絶縁膜３８、ライナー膜３６を、各ハードマスク７４Ａ、７４Ｂ、７４Ｃが露出されるまで研磨する。このとき、各ハードマスク７４Ａ、７４Ｂ、７４Ｃは残される。
次に、図１４に示すように、ドライエッチングもしくはＣＭＰ法によって、第１領域１１Ａと第２領域１１Ｂの第１ゲート電極１５上のハードマスク７４Ａ（前記図１３参照）、ダミーゲート電極１６上のハードマスク７４Ｂ（前記図１３参照）、抵抗保護層６３上のハードマスク７４Ｃ（前記図１３参照）を除去する。例えば、ＣＭＰによりハードマスク７４Ａ、７４Ｂ、７４Ｃの除去を行った場合、第１ゲート電極１５、ダミーゲート電極１６、抵抗保護層６３、第１層間絶縁膜３８、ライナー膜３６、サイドウォール２０等の表面がほぼ同一平面状になるように平坦化される。
上記ＣＭＰ条件の一例としては、研磨パッドに発泡ポリウレタン製のものを用い、研磨圧力を３００ｈＰａ、定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍに設定し、研磨スラリーにセリア系スラリーを用い、スラリー流量を２００ｃｍ3／ｍｉｎ、スラリー温度を２５℃〜３０℃に設定した。また、研磨時間はトルク終点検出によるジャスト研磨より３０秒間のオーバ研磨を行うようにした。
上記ＣＭＰでは、第１領域１１Ａの第１ゲート電極１５上の窒化シリコンからなるハードマスク７４Ａ、第２領域１１Ｂの窒化シリコンからなるハードマスク７４Ｂが研磨されて消失する。しかし、領域ＭＲの抵抗本体部６２上には抵抗保護層６３が形成されているので、抵抗値が決定される抵抗本体部６２が削られることはない。したがって、抵抗本体部６２の抵抗値がばらつくことはない。
次に、図１５に示すように、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク８１を形成する。したがって、第２領域１１Ｂはこのエッチングマスク８１には被覆されていない。
次に、図１６に示すように、上記エッチングマスク８１を用いて、各ダミーゲート電極１６（前記図１４参照）を、例えばドライエッチングにより除去してゲート形成溝４２を形成する。その後、上記エッチングマスク８１を除去する。
さらに、図１７に示すように、稀フッ酸によるウエットエッチングによって、ダミーゲート絶縁膜１４（前記図１１参照）を除去して、ゲート形成溝４２を完成させる。このとき、第１層間絶縁膜３８の上部もエッチングされる。
次に、図１８に示すように、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を形成する。次に、上記ゲート形成溝４２の内面に第２ゲート絶縁膜４３を介して、仕事関数を決定する仕事関数制御膜４４、４５を形成する。
まず、ＮＭＩＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。
次に、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第２領域１１Ｂの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。
上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
次に、上記ゲート形成溝４２の内部を埋め込むように、導電材料として導電膜４６を形成する。この導電膜４６は、例えば、上記仕事関数制御膜４４、４５よりも電気抵抗が低い金属材料を用いる。本実施例では、一例として、タングステン（Ｗ）を用いる。
次に、図１９に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図１８参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
上記ＣＭＰでは、第１領域１１Ａの第１ゲート電極１５は上部が削られるが、領域ＭＲの抵抗本体部６２上には抵抗保護層６３が形成されているので、抵抗値が決定される抵抗本体部６２が削られることはない。したがって、抵抗本体部６２の抵抗値がばらつくことはない。
次に、図２０に示すように、第１層間絶縁膜３８、ライナー膜３６等の全面に保護膜４９を形成する。この保護膜４９は、例えば、プラズマＣＶＤ方法により、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）膜で形成する。例えば、酸化シリコン膜で形成する場合のＣＶＤ条件は、一例として、原料ガスに、酸素（Ｏ2）（流量：６００ｃｍ3／ｍｉｎ）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）（流量：８００ｃｍ3／ｍｉｎ）を用い、成膜雰囲気の圧力を１．０９ｋＰａ、ＣＶＤ装置のＲＦパワーを７００Ｗ、基板温度を４００℃に設定する。上記保護膜４９は、４５０℃以下の温度で成膜が可能であることから、既に形成したシリサイド層３３の損傷が回避される。
次いで、レジスト塗布、リソグラフィー技術によってエッチングマスク（図示せず）を形成した後、このエッチングマスクを用いたドライエッチングによって、上記保護膜４９の第１領域１１Ａの部分を除去し、第２領域１１Ｂを被覆するように保護膜４９を残す。
次に、図２１に示すように、各第１ゲート電極１５上にシリサイド層４０を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にニッケル（Ｎｉ）もしくはニッケル白金（ＮｉＰｔ）を用いる。ここでは、ニッケルを用いる。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにニッケル（Ｎｉ）を堆積して形成する。次いで、ＲＴＡを３５０℃もしくはそれ以下のシリサイド化が可能な温度で、例えば３０秒間行い、第１ゲート電極１５のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層４０を形成する。金属層がニッケルであるので、シリサイド層４０はニッケルシリサイドとなる。その後、王水を用いたウエットエッチングによって、未反応なニッケルを除去する。続いて、熱処理を行い低抵抗なニッケルシリサイド（ＮｉＳｉ2）を形成する。この熱処理は、例えば４５０℃もしくはそれ以下の低抵抗化が可能な温度で、３０秒のＲＴＡで行う。上記シリサイド化反応では、上記保護膜４９および上記抵抗保護層６３がシリサイド化を防止するマスクとなるので、第１ゲート電極１５上のみにシリサイド層４０が形成される。よって、抵抗本体部６２を所定の抵抗値に維持した状態で、第１ゲート電極１５の低抵抗化が可能となる。
次に、図２２に示すように、ライナー膜３６、第１層間絶縁膜３８、シリサイド層４０、保護膜４９等の全面に第２層間絶縁膜５１を形成する。この第２層間絶縁膜５１は、例えば酸化シリコン膜で形成される。その成膜条件は、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、成膜温度を４５０℃以下にする。
次に、図２３に示すように、化学的機械研磨（例えばＣＭＰ）法によって、第２層間絶縁膜５１の表面を平坦に形成する。
次に、図２４に示すように、ライナー膜３６、第１層間絶縁膜３８、保護膜４９、第２層間絶縁膜５１に、各トランジスタの第１ゲート電極１５、抵抗本体部６２、第２ゲート電極４７、４８、ソース／ドレイン領域２７〜３２の各シリサイド層３３に通じる接続孔５２を形成する。なお、図面が断面図であるため、一部の接続孔の図示は省略されている。次いで、上記各接続孔５２を埋め込むように、第２層間絶縁膜５１上に導電膜を形成する。この導電膜は、例えばタングステン（Ｗ）を用いる。その成膜方法には、例えばＣＶＤ法を用いる。
次に、ＣＭＰもしくはドライエッチング法によって、上記第２層間絶縁膜５１上の導電膜を除去し、各接続孔５２の内部に残した導電膜で電極５４を形成する。図示はしていないが、その後の配線工程を行う。
このようにして、第１領域１１Ａの領域ＭＶ／ＨＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）／高電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＭＶに抵抗３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１が形成される。
上記半導体装置の製造方法では、シリコン系材料層７１から第１ゲート電極１５を形成する前に、抵抗本体部６２が形成される領域の上記シリコン系材料層７１の上部に抵抗保護層６３を形成してから、抵抗保護層６３を上部に形成したシリコン系材料層７１で抵抗本体部６３を形成し、その後、第２ゲート電極４７、４８を形成することから、ゲート形成溝４２内に埋め込むように第２ゲート電極４７、４８を形成するときに生じる金属系ゲート材料(仕事関数制御膜４４、４５、導電膜４６)の余剰部分を化学的機械研磨等による研磨もしくはエッチングにより除去しても、抵抗保護層６３によって上部が保護されている抵抗本体部６２が削られることがなくなる。よって、金属ゲート材料(仕事関数制御膜４４、４５、導電膜４６)で第２ゲート電極４７、４８を形成しても、抵抗本体部６２の抵抗値を所望の抵抗値に維持することができる。また、抵抗保護層６３の厚さを制御することによって、抵抗本体部６２の抵抗値を所望の値に制御することができる。
よって、第２ゲート電極４７、４８を金属系ゲート材料(仕事関数制御膜４４、４５、導電膜４６)で形成することができ、かつ第第２ゲート電極４７、４８を形成する工程で抵抗本体部６２が削られることがなくなるため、抵抗本体部６２の抵抗値を所望の抵抗値に維持することができるので、抵抗３の抵抗値を高精度に作りこめることができるという利点がある。
また、第２ゲート電極４７、４８を金属系ゲート材料(仕事関数制御膜４４、４５、導電膜４６)で形成する工程で、第１領域１１Ａ側全体を被覆する保護膜を形成しないので、金属系ゲート材料のＣＭＰに後に金属系ゲート材料が残って残渣になることが抑制できる。
本発明の半導体装置に係る一実施の形態（実施例）を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明と従来技術との比較を示した要部模式断面図である。 本発明の効果を説明するための要部模式断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明と従来技術との比較を示した要部模式断面図である。 本発明の効果を説明するための要部模式断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 第１実施例もしくは第２実施例によってゲート部、ダミーゲート部、抵抗部を形成した後の製造工程を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来の半導体装置の製造方法の問題点の一例を示した概略構成断面図である。
符号の説明
１…半導体装置、１１…半導体基板、３…抵抗、１３…第１ゲート絶縁膜、１５…第１ゲート電極、３８…第１層間絶縁膜、４２…ゲート形成溝、４３…第２ゲート絶縁膜、４７，４８…第２ゲート電極、６１…絶縁膜、６２…抵抗本体部、６３…抵抗保護層、７１シリコン系材料層

Claims (6)

  1. 半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群と、抵抗とを備え、
    前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介してシリコン系材料層で形成された第１ゲート電極を有し、
    前記第２トランジスタ群は、前記半導体基板上の層間絶縁膜に形成したゲート形成溝内に第２ゲート絶縁膜を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極を有し、
    前記抵抗は、前記半導体基板上に絶縁膜を介して形成され、前記シリコン系材料層の下層部で形成された抵抗本体部と、該シリコン系材料層の上層部で形成されていて、絶縁層である抵抗保護層とを有し、
    前記抵抗保護層は、Ｎ型不純物とＰ型不純物とが補償されている前記シリコン系材料層の上層部で形成された補償層からなる
    半導体装置。
  2. 前記補償層は、前記シリコン系材料層の上層部に打ち込まれている不純物の導電型を打ち消す逆導電型の不純物が打ち込まれていて、絶縁層となっている
    請求項１記載の半導体装置。
  3. 半導体基板に、第１トランジスタ群と、前記第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群と、抵抗とを有し、
    前記第１トランジスタ群は、前記半導体基板上に第１ゲート絶縁膜を介してシリコン系材料層で形成された第１ゲート電極を有し、
    前記第２トランジスタ群は、前記半導体基板上に形成されたダミーゲート部を除去して形成したゲート形成溝内に、第２ゲート絶縁膜を介して埋め込むように形成された金属系ゲート電極の第２ゲート電極を有し、
    前記抵抗は、前記第１ゲート絶縁膜と同一層で形成された絶縁膜を介して形成され、前記シリコン系材料層の下層部で形成された抵抗本体部を有する
    半導体装置の製造方法において、
    前記シリコン系材料層から前記第１ゲート電極を形成する前に、前記抵抗本体部が形成される前記シリコン系材料層の上層部を絶縁層にして抵抗保護層を形成してから、
    前記抵抗保護層を上層部に形成した前記シリコン系材料層の下層部で前記抵抗本体部を形成し、それと同時に前記シリコン系材料層で前記第１ゲート電極を形成し、
    その後、前記第２ゲート電極を形成する
    半導体装置の製造方法。
  4. 前記第２ゲート電極を形成した後、前記第２ゲート電極上に保護膜を形成し、該保護膜と前記抵抗保護層とをシリサイド化工程を行うためのマスクとして用いてシリサイド化工程を行い、前記第１ゲート電極上にシリサイド層を形成する
    ことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記抵抗保護層は、前記シリコン系材料層の上層部に酸素もしくは二酸化炭素をクラス
    ターイオン注入した酸化層で形成される
    請求項３記載の半導体装置の製造方法。
  6. 前記抵抗保護層は、前記シリコン系材料層の上層部にイオン注入もしくはクラスターイオン注入してＮ型不純物とＰ型不純物とを補償した補償層で形成される
    請求項３記載の半導体装置の製造方法。
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