KR101521948B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 형성용 홈 내에 매립하여 형성되는 금속계 게이트 전극을 가지는 트랜지스터군과 저항을 가지는 반도체 장치에서, 저항값의 불균일을 없앤 저항 형성을 가능하게 한다. 반도체 기판(11)에, 제1 트랜지스터군과 이보다 낮은 동작 전압의 제2 트랜지스터군과 저항(3)을 구비하고, 제1 트랜지스터군은, 반도체 기판(11) 상에 제1 게이트 절연막(13)을 통하여 실리콘계 재료층(71)으로 형성된 제1 게이트 전극(15)을 가지고, 제2 트랜지스터군은, 반도체 기판(11) 상의 제1 층간 절연막(38)에 형성한 게이트 형성용 홈(42) 내에 제2 게이트 절연막(43)을 통하여 금속계 게이트 재료를 매립하도록 형성된 제2 게이트 전극(47, 48)을 가지고, 저항(3)은, 반도체 기판(11) 상에 절연막(61)을 통하여 실리콘계 재료층(71)으로 동일 층에서 형성된 저항 본체(62)와 이 상부에 형성된 저항 보호층(63)을 구비한 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 동작 전압이 상이한 트랜지스터와 저항이 동일 반도체 기판에 혼재된 반도체 장치 및 그 제조 방법에 관한 것이다.
MISFET의 고집적화에 따라 산화 실리콘계 게이트 절연막에 있어서의 게이트 리크(gate leakage)의 증대 및 폴리실리콘계 게이트 전극의 공핍화가 문제가 되어 오고 있다. 그 대책으로서 고속과 저소비 전력 MIS형 트랜지스터에는, 산화 실리콘보다 높은 유전율을 가지는 게이트 절연막과 금속 게이트를 가지는 게이트 스택구조(gate stack structure)(이하, "고유전율막/금속 게이트"라고 칭함)의 채용이 논의되고 있다. 그러나, 통상의 제조 방법에서는, 고유전율막/금속 게이트를 형성한 후의 열 이력(heat history)이 높다. 그 결과, 고유전율 절연막의 특성이나 신뢰성의 열화, 금속 게이트의 일 함수(work function)가 설계 값(design value)으로부터 이행하는 문제가 있다.
이 문제를 해결하기 위하여, 매립 게이트(예를 들면, 다마신 게이트) 구조가 제안되어 있다. 이 매립 게이트 구조는 고유전율막/금속 게이트를 형성하기 전에, 트랜지스터 형성에 필요한 주요한 열처리 공정을 완료하여 얻어진다. 이 매립 게이트 구조에 관한 구조는 예를 들면, 일본 특개 2001-102443호 공보에 개시되어 있다. 예를 들면, 금속 전극을 사용하는 경우에 이 매립 게이트 절연를 형성하는 방법은 이하와 같이 사용된다. 즉, 산화 실리콘계 게이트 절연막 및 폴리실리콘계 게이트 전극에 의해 트랜지스터 구조를 형성한 후, 일단 게이트 절연막 및 게이트 전극 부분을 제거하고, 새롭게 금속계 산화막 및 금속 전극을 그 제거된 부분에 매립한다. 이 방법에 의하면, 트랜지스터 형성에 필요한 열처리는, 금속 전극 형성 전에 종료하고 있으므로, 금속 전극의 열화가 발생하지 않는다.
그러나, 실제의 반도체 장치에서는, 고속/저소비 전력이 요구되고, 금속계 산화막 및 금속 전극을 채용하는 트랜지스터와, 고전압 동작의 종래형 산화 실리콘계 게이트 절연막 및 폴리실리콘계 게이트 전극을 채용하는 트랜지스터가 혼재하고 있다. 따라서, 같은 칩 상에, 고속 동작 저 전압 동작용의 고유전율막/금속 게이트를 가지는 다마신 게이트 구조와, 고내압의 것보다 두꺼운 게이트 절연막을 가지는 게이트 구조를, 동일 기판상에 혼재해 형성하지 않으면 안 된다.
또한, 반도체 기판에, 금속계 산화막 및 금속 전극을 채용하는 트랜지스터와, 고전압 동작의 종래형 산화 실리콘계 게이트 절연막 및 폴리실리콘계 게이트 전극을 채용하는 트랜지스터에 더하여, 폴리실리콘 저항을 혼재해 형성하는 것도 필요하다. 그 제조 방법의 일례를, 도 9a~도 9i의 제조 공정 단면도에 의해 설명한다.
도 9a에 나타낸 바와 같이, 소자 분리 공정을 행하여, 반도체 기판(11)에, 예를 들면, 저전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 LVN 및 영역 LVP 중전압 트랜지스터와 고전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 MV/HV, 저항이 형성되는 영역 MR을 분리하는 소자 분리 영역(12)을 형성한다. 그리고 상기 영역 MV/HV와 영역 MR을 제1 영역(11A), 상기 영역 LVN와 영역 LVP를 제2 영역(11B)으로 한다. 상기 소자 분리 영역(12)에 의해 분리된 반도체 기판(11)의 영역들이 각각 활성 영역으로 된다.
다음에, N-channel MISFET를 형성하는 영역에 P형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루(punch-through) 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, NMOS 채널 영역을 형성한다. 또, P-channel MISFET를 형성하는 영역에 N형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, PMOS 채널 영역을 형성한다. 그때, 고전압 트랜지스터가 형성되는 영역 HV, 중전압 트랜지스터(middle-voltage transistor)가 형성되는 영역 MV, 각 저전압 트랜지스터가 형성되는 영역 LVN 및 영역 LVP에 대하여, 각각의 이온 주입 조건으로 이온 주입을 행해도 된다.
다음에, 반도체 기판(11)의 영역 MV/HV 표면에 게이트 절연막(13)을 형성한다. 고전압 트랜지스터 및 중전압 트랜지스터에서는, 두꺼운 게이트 절연막을 가지는 것이 많다. 그래서 이 게이트 절연막(13)은 예를 들면, 산화 실리콘막으로 형성된다. 이 산화 실리콘막은, 예를 들면, 750℃~900℃의 열산화로 형성되고, 그 막두께는 2nm~4nm의 범위로 한다. 영역 MV/HV의 표면상에 이 게이트 절연막(13)의 형성 중에 제1 영역(11A)의 영역 MR 및 제2 영역(11B)의 활성 영역 각각에 동시에 게이트 절연막(13)이 형성된다. 그렇지만, 이 경우, 게이트 절연막(13)은 영역 MR에서는 절연막(61)으로서 또 제2 영역(11B)에서는 더미 게이트 절연막(14)으로서 사용된다.
다음에, 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14) 상에 제1 게이트 전극, 저항 본체, 및 더미 게이트 전극을 형성하기 위한 실리콘계 재료층(71)을 형성한다. 이 실리콘계 재료층(71)은, 예를 들면, 폴리실리콘 또는 아몰퍼스 실리콘 또는 실리콘 게르마늄을 반도체 기판(11) 상의 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14)을 통하여, 전체 면에 퇴적하여 형성한다. 예를 들면, 폴리실리콘으로 형성하는 경우, 감압 CVD법을 이용하고, 예를 들면, 모노실란(SiH4)을 원료 가스로 하고, 퇴적 온도를 580℃~620℃에 설정하여, 100nm~150nm의 두께, 예를 들면, 150nm의 두께로 폴리실리콘을 퇴적한다.
다음에, 게이트 저항을 저감하기 위한 이온 주입 공정을 행한다. 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MV/HV 상에 개구부를 형성한다. 이어서, 영역 MV/HV의 실리콘계 재료층(71)의 게이트 저항을 내리기 위하여, 상기 영역 MV/HV의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, P-channel MISFET에서는, 붕소(B)를 5 keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하고, N-channel MISFET에서는, 인(P) 을 10 keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을 일례로서 애싱(ashing) 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 마찬가지의 방법에 따라 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MR 상에 개구부를 형성한다. 이어서, 영역 MR의 실리콘계 재료층(71)의 저항값을 결정하기 위해, 상기 영역 MR의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, 붕소(B)를 15 keV의 주입 에너지로, 도스량을 3×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
*도 9b에 나타낸 바와 같이, 상기 실리콘계 재료층(71)(도 9a 참조) 상에 하드 마스크 층(74)을 형성한다. 이 하드 마스크 층(74)은, 예를 들면, 감압 CVD(LP－CVD)법에 따라 질화 실리콘(SiN)을 예를 들면, 50nm~100nm 정도 퇴적하여 형성한다. 여기서는, 80nm의 두께로 질화 실리콘막을 형성하였다.
다음에, 레지스트 도포 및 리소그라피 기술에 의해, 하드 마스크 층(74) 상에 제1 게이트 전극 및 더미 게이트 전극을 형성하기 위한 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 에칭 마스크로 하여, 상기 하드 마스크 층(74)을, 예를 들면, 이방성 에칭(anisotropic etching)에 의해 가공하여, 제1 영역(11A)에 고전압 트랜지스터 및 중전압 트랜지스터의 제1 게이트 전극을 형성하기 위한 하드 마스크(74A), 제2 영역(11B)에 저전압 트랜지스터의 더미 게이트 전극을 형성하기 위한 하드 마스크(74B), 저항을 형성하기 위한 하드 마스크(74C)를 형성한다. 이 이방성 에칭에는, 에칭 가스에, 예를 들면, 브롬화 수소(HBr)나 염소(Cl)계의 가스를 사용한다. 또한, 하드 마스크(74A, 74B, 74C)를 에칭 마스크에 사용하여 제1 영역(11A)에 제1 게이트 전극(15)을 형성하는 동시에, 제2 영역(11B)에 더미 게이트 전극(16), 저항 본체(62)를 형성한다. 이때, 게이트 절연막(13), 더미 게이트 절연막(14), 절연막(61)의 일부도 에칭된다.
이같이 하여, 하드 마스크(74A), 제1 게이트 전극(15), 게이트 절연막(13)으로 게이트부(17)가 형성되고, 하드 마스크(74B), 더미 게이트 전극(16), 더미 게이트 절연막(14)으로 더미 게이트부(18)가 형성되고, 하드 마스크(74C), 저항 본체(62), 절연막(61)으로 저항부(64)가 형성된다.
다음에, 도 9c에 나타낸 바와 같이, 상기 게이트부(17), 더미 게이트부(18), 저항부(64)의 측벽 부분을 산화하고, 또한 게이트부(17), 더미 게이트부(18), 저항부(64)의 측벽 부분에, 오프셋 스페이서(도시하지 않음)를 형성한다. 다음에, 제1 영역(11A)의 각 게이트부(17)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 형성하고, 제2 영역(11B)의 각 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 N-channel MISFET의 연장 영역(23, 24)을 형성하고, 영역 LVP의 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 P-channel MISFET의 연장 영역(25, 26)을 형성한다.
다음에, 상기 게이트부(17), 더미 게이트부(18), 저항부(64)의 측부에 오프셋 스페이서(도시하지 않음)를 통하여 측벽(20)을 형성한다.
다음에, 제1 영역(11A)의 각 게이트부(17), 저항부(64)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 각각에 통하여 소스/드레인 영역(27, 28)을 형성한다. 또 제2 영역(11B)의 영역 LVN의 각 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 연장 영역(23, 24)을 각각에 통하여 소스/드레인 영역(29, 30)을 형성한다. 또한, 제2 영역(11B)의 영역 LVP의 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 연장 영역(25, 26)을 각각에 통하여 소스/드레인 영역(31, 32)를 형성한다.
다음에, 도 9d에 나타낸 바와 같이, 각 소스/드레인 영역(27~32) 상에 실리사이드층(33)을 형성한다. 그 후, 상기 게이트부(17), 더미 게이트부(18), 저항부(64) 등을 피복하도록, 반도체 기판(11) 상의 전체 면에 층간 절연막을 형성한다. 그 전에 먼저 라이너막(liner film)(36)을 형성하고, 또한 상기 라이너막(36) 상에 상기 층간 절연막으로 되는 제1 층간 절연막(38)을 형성한다. 이어서, 화학적 기계 연마(CMP)법에 따라 각 게이트부(17), 더미 게이트부(18), 저항부(64) 상의 제1 층간 절연막(38), 라이너막(36)을, 각 하드 마스크(74A, 74B, 74C)가 노출될 때까지 연마한다. 이때, 각 하드 마스크(74A, 74B, 74C)는 남겨진다.
도 9e에 나타낸 바와 같이, 드라이 에칭 또는 CMP법에 따라 제1 영역(11A)과 제2 영역(11B)의 제1 게이트 전극(15) 상의 하드 마스크(74A)(도 9d 참조), 더미 게이트 전극(16) 상의 하드 마스크(74B)(도 9d 참조), 저항 본체(62) 상의 하드 마스크(74C)(도 9d 참조)를 제거한다. 예를 들면, CMP에 의해 하드 마스크(74A, 74B, 74C)의 제거를 행한 경우, 제1 게이트 전극(15), 더미 게이트 전극(16), 저항 본체(62), 제1 층간 절연막(38), 라이너막(36), 측벽(20) 등의 표면이 대략 동일 평면형으로 되도록 평탄화된다.
도 9f에 나타낸 바와 같이, 레지스트 도포, 리소그라피 기술에 의해 제1 영역(11A) 상을 피복하도록 에칭 마스크(도시하지 않음)를 형성하여, 각 더미 게이트 전극(16)(도 9e 참조)을, 예를 들면, 드라이 에칭에 의해 제거하여 게이트 형성용 홈(42)을 형성한다. 그 후, 상기 에칭 마스크를 제거한다. 또한, 희불화수소산(dilute hydrofluoric acid)에 의한 웨트 에칭에 의해, 더미 게이트 절연막(14)(도 9b 참조)을 제거하여, 게이트 형성용 홈(42)을 완성한다. 이때, 제1 층간 절연막(38)의 상부도 에칭된다.
도 9g에 나타낸 바와 같이, 상기 게이트 형성용 홈(42)의 내면에 제2 게이트 절연막(43)을 형성한다. 다음에, 상기 게이트 형성용 홈(42)의 내면에 제2 게이트 절연막(43)을 통하여, 영역 LVN에, 하프늄 실리사이드(HfSix)를 예를 들면, 10nm~100nm 정도의 두께로 퇴적하여 일 함수를 결정하는 일 함수 제어 막(44)을 형성한다. 또 영역 LVP에, 질화 티탄(TiN)을 5nm~50nm 정도의 두께로 퇴적하여 일 함수를 결정하는 일 함수 제어 막(45)을 형성한다.
다음에, 상기 게이트 형성용 홈(42)의 내부를 매립하도록, 도전 재료로서 도전막(46)을 형성한다. 이 도전막(46)에는, 예를 들면, 상기 일 함수 제어 막(44, 45)보다 전기 저항이 낮은 금속 재료로서 텅스텐(W)을 사용한다.
도 9h에 나타낸 바와 같이, 게이트 형성용 홈(42) 내부 이외의 잉여의 상기 도전막(46)(도 9g참조)을 제거한다. 이 제거 가공에는, 예를 들면, 화학적 기계 연마(CMP)를 사용한다. 이 CMP에서는, 라이너막(36), 제1 층간 절연막(38) 등이 연마 스토퍼로 된다. 이로써, 제2 영역(11B)의 저전압 트랜지스터(N-channel MISFET)의 제2 게이트 전극(47)이, 게이트 형성용 홈(42) 내에 남겨진 도전막(46) 및 일 함수 제어 막(44)에 의해 형성되고, 저전압 트랜지스터(P-channel MISFET)의 제2 게이트 전극(48)이, 게이트 형성용 홈(42) 내에 남겨진 도전막(46) 및 일 함수 제어 막(45)에 의해 형성된다.
상기 CMP에 의해 제2 영역(11B)의 제2 게이트 전극(48)이 형성되지만, 이때, 영역 MR의 저항 본체(62), 영역 HV/MV의 제1 게이트 전극(15)을 구성하는 실리콘 형태 재료에 삭감되는 부분이 발생한다. 이 삭감되는 양은, 예를 들면, 반도체 기판(11)의 면 내에서 일정하지 않기 때문에, 제1 게이트 전극(15)의 저항값이 상승한다는 문제 및 제1 게이트 전극(15)이나 저항 본체(62)의 저항값이 불균일해진다는 문제가 생긴다.
또, 도 9i에 나타낸 바와 같이, 제1 층간 절연막(38), 라이너막(36) 등의 전체 면에 보호막(41)을 형성하고, 영역 HV/MV상의 보호막(41)에 개구부(50)를 형성한다. 이어서, 전체 면에 실리사이드를 형성하기 위한 금속층으로서 예를 들면, 니켈층을 형성하고, 예를 들면, 350℃, 30초간의 RTA를 행하고, 각 제1 게이트 전극(15)의 실리콘(Si)만을 니켈층과 반응시켜 실리사이드층(40)을 형성한다. 그 후, 웨트 에칭에 의해, 미반응인 니켈을 제거한다. 이어서, 열처리를 행하여 저저항인 니켈 실리사이드(NiSi2)를 형성한다. 이 열처리는, 예를 들면, 450℃ 또는 그 이하의 저저항화가 가능한 온도에서, 30초의 RTA로 행한다.
이와 같이, 제1 게이트 전극(15) 상에 실리사이드층(40)을 형성함으로써, 제1 게이트 전극(15) 상부를 삭감할 수 있었던 것에 의한 저항값의 상승은, 실리사이드층(40)을 형성한 것에 의한 저저항화에 의해 보상되지만, 상부를 삭감할 수 있었던 상태의 저항 본체(62)의 저항값이 불균일해진다는 문제는 남는다.
또, 도 10에 나타낸 바와 같이, 제1 영역(11A)에 보호막(41)을 형성하고 나서, 제2 영역(11B)의 제2 게이트 전극(47, 48)을 형성함으로써, 제1 게이트 전극(15)이나 저항 본체(62)의 상부가 삭감되는 문제는 해소할 수 있지만, 보호막(41)의 단부에 제2 게이트 전극(47, 48)을 형성하기 위해 사용한 도전막(46)이 남는다는 문제가 발생한다. 이와 같이, 보호막(41)을 형성한 것으로는, 도전막(46)이 남는다는 다른 문제를 일으켜, 저항 본체(62) 상부가 삭감되는 문제를 근본적으로 해결하는 것으로는 되지 않는다.
이와 같은 기술은 예를 들어 일본 특개 2004-6475호 공보에도 개시되어 있다.
해결하려고 하는 문제점은 다음과 같다. 즉, 동일 반도체 기판에, 저전압 동작의 트랜지스터군과 고내압(고전압 동작)의 트랜지스터군과 저항을 형성하는 반도체 장치에서는, 저전압 동작의 트랜지스터가 형성되는 게이트 형성용 홈에 금속계 재료를 매립하여 게이트 전극을 형성할 때, 저항을 형성하는 실리콘계 재료를 사용한 저항 본체의 상부가 삭감될 수 있으므로, 저항값이 불균일해지는 점이다.
본 발명은, 동일 반도체 기판에, 저전압 동작의 트랜지스터군과 고내압(고전압 동작)의 트랜지스터군과 저항을 형성한 반도체 장치에서, 저전압 동작의 트랜지스터가 형성되는 게이트 형성용 홈에 금속계 재료를 매립하여 게이트 전극을 형성해도, 저항값의 불균일이 생기지 않는 저항의 형성을 가능하게 한다.
본 발명의 제1 실시예에 따르면,
반도체 장치에 있어서,
반도체 기판에,
제1 트랜지스터군;
상기 제1 트랜지스터군의 동작 전압보다 낮은 동작 전압의 제2 트랜지스터군; 및
저항
을 포함하고,
상기 제1 트랜지스터군은, 상기 반도체 기판상에 제1 게이트 절연막을 통하여 실리콘계 재료층으로 형성된 제1 게이트 전극을 가지고,
상기 제2 트랜지스터군은, 상기 반도체 기판상의 층간 절연막에 형성된 게이트 형성용 홈 내에 제2 게이트 절연막을 통하여 금속계 게이트 재료를 각각 매립하도록 형성된 제2 게이트 전극을 가지며,
상기 저항은, 상기 실리콘계 재료층을 활용하고 상기 반도체 기판상에 절연막을 통하여 형성된 저항 본체(resistor main body)와,
상기 저항 본체 위에 형성된 저항 보호층(resistor protecting layer)을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따르면, 반도체 장치의 제조 방법에 있어서,
상기 반도체 장치는,
반도체 기판에, 제1 트랜지스터군과, 상기 제1 트랜지스터군의 동작 전압보다 낮은 동작 전압의 제2 트랜지스터군과, 저항을 가지고, 상기 제1 트랜지스터군은, 상기 반도체 기판상에 제1 게이트 절연막을 통하여 실리콘계 재료층에서 형성된 제1 게이트 전극을 가지고, 상기 제2 트랜지스터군은, 상기 반도체 기판상에 형성된 더미 게이트부를 제거하여 형성된 게이트 형성용 홈 내에, 제2 게이트 절연막을 통하여 매립하도록 형성된 금속계 게이트 전극의 제2 게이트 전극을 가지며, 상기 저항은, 상기 제1 게이트 절연막의 층과 동일한 층을 구성하도록 형성된 절연막을 통하여 형성된 상기 실리콘계 재료층을 활용하는 저항 본체를 가지며,
상기 반도체 장치의 제조 방법은,
상기 저항 본체가 형성되는 상기 실리콘계 재료층의 상부에 저항 보호층을 형성하는 단계;
상기 저항 본체가 형성되는 상기 상부를 가지는 상기 실리콘계 재료층, 상기 제1 게이트 전극 각각이 형성되는 상기 실리콘계 재료층, 및 상기 더미 게이트부가 형성되는 상기 실리콘계 재료층을 마스크를 사용하여 각각 에칭하여, 상기 저항, 상기 제1 게이트 전극 및 상기 더미 게이트부를 형성하는 단계; 및
상기 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 의하면, 제2 게이트 전극을 금속계 게이트 재료로 형성할 수 있고, 또한 저항 보호층에 의해 저항 본체가 보호되어 있으므로 저항 본체의 저항값을 원하는 저항값에 유지할 수 있으므로, 고정밀도로 저항값을 만들어 담는 저항을 탑재할 수 있다는 이점이 있다.
본 발명의 다른 실시예에 의하면, 제2 게이트 전극을 금속계 게이트 재료로 형성할 수 있고, 또한 제2 게이트 전극을 형성하는 공정에서 저항 본체가 삭감되지 않으므로, 저항 본체의 저항값을 원하는 저항값에 유지할 수 있으므로, 저항의 저항값을 고정밀도로 만들어 내는 것이 가능하다는 이점이 있다.
본 발명의 반도체 장치의 제1 실시예를 도 1의 개략 구성 단면도에 의해 설명한다.
*도 1에 나타낸 바와 같이, 반도체 기판(11)에, 일례로서, 저전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 LVN-1, 영역 LVN-2, 영역 LVP, 중전압 트랜지스터(예를 들면, MISFET), 고전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 MV/HV 및 저항이 형성되는 영역 MR이 분리되는 소자 분리 영역(12)이 형성되어 있다. 상기 영역 MV/HV에는, MISFET의 패턴 밀도가 조밀한 영역도 포함하고 고립 패턴의 영역(isolated pattern)도 포함한다. 그리고 중전압 트랜지스터와 고전압 트랜지스터의 형성 영역인 영역 MV/HV와 저항이 형성되는 영역 MR을 제1 영역(11A), 저전압 트랜지스터의 N-channel MISFET가 조밀하게 형성되는 영역 LVN-1, 저전압 트랜지스터의 N-channel MISFET가 고립되어 형성되는 영역 LVN-2, 저전압 트랜지스터의 P-channel MISFET가 형성되는 영역 LVP를 제2 영역(11B)으로 한다.
또, 본 명세서에서는, 이하에 기재하는 각 실시예에 있어서, 일례로서, 상기 저전압 트랜지스터와는 동작 전압이 1.5V 미만의 트랜지스터로 하고, 중전압 트랜지스터와는 동작 전압이 1.5V 이상 3.3V 미만의 트랜지스터로 하고, 고전압(고내압)트랜지스터와는 동작 전압이 3.3V 이상의 트랜지스터로 했다.
또, N-channel MISFET를 형성하는 영역에 P형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입이 적당하게 되어 있으므로, NMOS 채널 영역이 형성되어 있다. 또, P-channel MISFET를 형성하는 영역에 N형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행한다. 그 결과, PMOS 채널 영역이 형성된다. 그리고 중전압 트랜지스터 및 고전압 트랜지스터가 형성되는 영역 MV/HV, 각 저전압 트랜지스터가 형성되는 영역 LVN-1, 영역 LVN-2, 영역 LVP에 대하여, 각각에 채널 영역이 형성되어 있어도 된다.
상기 반도체 기판(11)의 영역 MV/HV 표면에는, 게이트 절연막(13)이 형성되어 있다. 고전압 트랜지스터, 중전압 트랜지스터에서는, 두꺼운 게이트 절연막을 가지는 것이 많고, 이 게이트 절연막(13)은 예를 들면, 산화 실리콘막으로 형성되어 있으므로, 그 막두께는 2nm~4nm에 형성되어 있다. 상기 게이트 절연막(13) 상에는 제1 게이트 전극(15)이 형성되어 있다. 이 제1 게이트 전극(15)은, 예를 들면, 폴리실리콘 또는 아몰퍼스 실리콘으로 형성되고, 100nm~150nm의 두께로 되어 있다.
상기 반도체 기판(11)의 영역 MR 표면에는, 상기 마찬가지의 게이트 절연막(13)으로 이루어지는 절연막(61)이 형성되어 있다. 상기 절연막(61) 상에는 저항 본체(62)가 형성되어 있다. 이 저항 본체(62)는, 예를 들면, 폴리실리콘 또는 아몰퍼스 실리콘으로 형성되고, 100nm~150nm의 두께로 되어 있다. 또한, 이 저항 본체(62) 상에는, 저항 보호층(63)이 형성되어 있다. 이 저항 보호층(63)은, 예를 들면, 산화 실리콘층으로 형성되어 있다. 또는, 질화 실리콘층, 산화질화 실리콘층으로 형성되어 있다. 예를 들면, 산화 실리콘층으로 형성되는 경우, 산소 클러스터-이온 주입에 의해, 저항 본체(62)의 상층에 산소 이온 주입을 행함으로써, 산화 실리콘층을 형성할 수 있다. 주입 이온 주입종에 질소를 선택함으로써 질화 실리콘층에 형성하는 것도 할 수 있어 주입 이온 주입종에 산소와 질소를 선택함으로써 산화질화 실리콘층에 형성하는 것도 할 수 있다. 또 이 저항 보호층(63)은, 불순물 층에서 형성되어 있어도 된다. 이 저항 보호층(63)이 불순물층에서 형성되는 경우에는, 상기 저항 본체(62)에 주입된 불순물의 도전형을 지우도록 역도전형의 불순물이 주입된다. 그 결과, 그 영역이 절연층 또는 절연에 가까운, 고저항인 영역으로 되어 있다.
이와 같이, 저항 보호층(63)은 이온 주입에 의해 형성되므로, 저항 보호층(63)의 단부에 단차가 형성되지 않는다. 따라서, 후의 공정에서, 도전막 등의 화학적 기계 연마를 행해도, 저항 보호층(63)의 단부에 도전막 등의 찌꺼기가 발생지 않는다.
상기 반도체 기판(11)의 영역 LVN-1, 영역 LVN-2, 영역 LVP 상에는, 일단 더미 게이트 절연막, 더미 게이트 전극(도시하지 않음)이 형성되어 있으므로, 각 더미 게이트 전극의 측벽 및 상기 제1 게이트 전극(15)의 측벽에는 오프셋 스페이서(19)가 형성되어 있다. 이 막두께는 예를 들면, 6nm~10nm으로 되어 있다. 제조상, 상기 저항 본체(62)의 측벽에도 오프셋 스페이서(도시하지 않음)가 형성되어 있다.
그리고 상기 각 제1 게이트 전극(15)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)이 형성되어 있다. 그리고 제조상, 저항 본체(62)의 측방의 반도체 기판(11) 표면 측에도 마찬가지의 연장 영역(21, 22)이 형성되어 있다. 또, 영역 LVN-1, 영역 LVN-2의 각 더미 게이트 전극의 측방의 반도체 기판(11) 표면 측에는 N-channel MISFET의 연장 영역(23, 24)이 형성되어 있다. 또한, 영역 LVP의 더미 게이트 전극의 측방의 반도체 기판(11) 표면 측에 P-channel MISFET의 연장 영역(25, 26)이 형성되어 있다.
또한, 각 제1 게이트 전극(15), 더미 게이트 전극의 측부에는, 상기 오프셋 스페이서(19)를 통하여 측벽(20)이 형성되어 있다. 제조상, 상기 저항 본체(62)의 측부에도 상기 오프셋 스페이서(도시하지 않음)를 통하여 측벽(20)이 형성되어 있다.
그리고 상기 각 제1 게이트 전극(15)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 각각에 통하여 소스/드레인 영역(27, 28)이 형성되어 있다. 제조상, 상기 저항 본체(62)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 각각에 통하여 소스/드레인 영역(27, 28)이 형성되어 있다. 또, 영역 LVN-1, 영역 LVN-2의 각 더미 게이트 전극의 측방의 반도체 기판(11) 표면 측에는 N-channel MISFET의 연장 영역(23, 24)을 각각에 통하여 소스/드레인 영역(29, 30)이 형성되어 있다. 또한, 영역 LVP의 더미 게이트 전극의 측방의 반도체 기판(11) 표면 측에 P-channel MISFET의 연장 영역(25, 26)을 각각에 통하여 소스/드레인 영역(31, 32)이 형성되어 있다.
상기 각 소스/드레인 영역(27~32) 상에는 실리사이드층(33)이 형성되어 있다. 이 실리사이드층(33)은, 예를 들면, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2), 니켈 백금 실리사이드 등으로 형성되어 있다.
그리고 상기 제1 게이트 전극(15), 저항 본체(62)(저항 제조층(63)을 포함함), 더미 게이트 전극의 일부 등을 피복하도록, 반도체 기판(11) 상의 전체 면에 라이너막(36)이 형성되고, 더욱이 면에 제1 층간 절연막(38)이 형성되어 있다.
상기 라이너막(36)은, 예를 들면, 질화 실리콘(SiN)막으로 형성되고, 트랜지스터의 채널부에 스트레스를 인가하는 것이다. 예를 들면, N-channel MISFET에는, 채널의 이동도를 높이기 위해 인장 응력(tensile stress)을 가지는 것을 사용한다. P-channel MISFET에는, 채널의 이동도를 높이기 위해 압축 응력(compressive stress)을 가지는 것을 사용한다. 또, N-channel MISFET와 P-channel MISFET에 대하여, 라이너막(36)을 개별적으로 형성해도 된다. 또, 상기 라이너막(36)의 응력은, 통상, 성막 조건에 따라 결정시킬 수 있다.
상기 제1 층간 절연막(38)은, 예를 들면, 고밀도 플라즈마(HDP) CVD에 의한 산화 실리콘(SiO2)막으로 형성되어 있다. 그리고 상기 제1 게이트 전극(15), 더미 게이트 전극(도시하지 않음)의 각 상면이 노출되도록, 제1 층간 절연막(38), 라이너막(36)의 표면이 평탄화되어 있다.
상기 제2 영역(11B)의 제1 층간 절연막(38), 라이너막(36)에는, 상기 더미 게이트 전극, 더미 게이트 절연막을 제거함으로써 형성되는 게이트 형성용 홈(42)이 형성되어 있다.
상기 게이트 형성용 홈(42)의 내면에는 제2 게이트 절연막(43)이 형성되어 있다. 이 제2 게이트 절연막(43)은, 그 단위 면적당의 용량이 제1 영역(11A)의 제1 게이트 절연막(13)의 단위 면적당의 용량보다 커지도록 형성되어 있다. 이 제2 게이트 절연막(43)은, 고유전율막으로 형성되어 있다. 이 고유전율막은, 예를 들면, 하프늄(hafnium), 지르코늄(zirconium), 랜턴(lanthanum), 이트륨(yttrium), 탄탈(tantalum) 또는 알루미늄의 산화물(oxide), 옥시실리케이트(oxysilicate) 또는 산화질화물(oxynitride)로 형성된다. 구체적으로는, 예를 들면, 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 산화 랜턴(La2O3), 산화 이트륨(Y2O3), 산화 탄탈(Ta2O5), 산화 알류미늄(Al2O3), 하프늄 실리케이트(HfSiOx), 지르코늄 실리케이트(ZrSiOx), 랜턴 실리케이트(LaSiOx), 이트륨 실리케이트(YSiOx), 탄탈 실리케이트(TaSiOx), 알루미늄 실리케이트(AlSiOx), 티탄산지르코늄(ZrTiOx), 산화 알류미늄 하프늄(HfAlOx) 또는 산화 지르코늄 하프늄(HfZrOx), 또는 이들 화합물의 질화물로 형성된다. 고유전율막의 비유전률은, 조성, 상태(결정질 또는 비정질) 등에 의해 변동하지만, 일반적으로, HfO2의 비유전률은 25~30이며, ZrO2의 비유전률은 20~25이다.
또, 상기 게이트 형성용 홈(42)의 내면에 제2 게이트 절연막(43)을 통하여, 일 함수를 결정하는 일 함수 제어 막(44, 45)이 형성되어 있다. 통상, NMISFET의 게이트 전극에서는, 4.6eV 이하, 바람직하게는, 4.3eV 이하의 일 함수를 가지고, P-channel MISFET의 게이트 전극에서는, 4.6eV 이상, 바람직하게는, 4.9eV 이상의 일 함수를 가진다. 그리고 그것들의 차이가 0.3eV 이상인 것이 바람직하다. 구체적으로는, 조성, 상태(결정질 또는 비정질) 등에 의해 변동하지만, NMISFET용의 HfSix는 4.1~4.3eV, PMISFET용의 질화 티탄(TiN)은 4.5~5.0eV정도이다. 상기 일 함수 제어 막(44, 45)의 일례로서, 티탄(Ti), 바나듐(V), 니켈(Ni), 지르코늄(Zn), 니오브(Nb), 몰리브덴(Mo), 루테늄(Ru), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 백금(Pt)으로 이루어지는 금속, 이들 금속을 포함하는 합금 및 이들 금속의 화합물이 있다. 이 금속 화합물로서는, 금속 질화물, 금속과 반도체와의 화합물이 있다. 금속과 반도체와의 화합물에는, 일례로서 금속 실리사이드가 있다.
영역 LVN-1, 영역 LVN-2의 게이트 형성용 홈(42)에는, NMISFET에 적절한 일 함수를 가진 금속 또는 금속 화합물로 이루어지는 일 함수 제어 막(44)이 형성되어 있다. 일 함수 제어 막(44)용 재료에 있어서는, 일례로서, 일 함수 제어 막(44)는, 하프늄(Hf), 탄탈(Ta) 등의 금속 및 이들 금속을 포함하는 합금, 이들 금속의 화합물이 있다. 구체적으로는, 일 함수 제어 막(44)의 재료로서는 하프늄 실리사이드(HfSix)가 보다 바람직하다.
또, 영역 LVP의 게이트 형성용 홈(42)에는, PMISFET에 적절한 일 함수를 가진 금속 또는 금속 화합물로 이루어지는 일 함수 제어 막(45)이 형성되어 있다. 일례로서, 일 함수 제어 막(45)는, 티탄(Ti), 몰리브덴(Mo), 루테늄(Ru) 등의 금속, 이들 금속을 포함하는 합금 및 이들 금속의 화합물이 있다. 구체적으로는, 일 함수 제어 막(45), 질화 티탄(TiN), 루테늄(Ru)이 보다 바람직하다.
또한, 상기 게이트 형성용 홈(42)의 내부를 매립하도록, 도전 재료로서 도전막(46)이 형성되어 있다. 이 도전막(46)은, 예를 들면, 상기 일 함수 제어 막(44, 45)보다 전기 저항이 낮은 금속 재료가 사용된다. 본 실시예에서는 일례로서 텅스텐(W)을 사용한다.
이와 같이, 제2 영역(11B)의 저전압 트랜지스터(N-channel MISFET) 각각의 제2 게이트 전극(47)이, 게이트 형성용 홈(42)의 각각의 대응하는 막 내에 남겨진 도전막(46) 및 일 함수 제어 막(44)에 의해 형성된다. 또한, 저전압 트랜지스터(P-channel MISFET) 각각의 제2 게이트 전극(48)이, 게이트 형성용 홈(42)의 각각의 대응하는 막 내에 남겨진 도전막(46) 및 일 함수 제어 막(45)에 의해 형성되어 있다.
상기 제2 영역(11B)의 제1 층간 절연막(38), 라이너막(36) 상에는, 상기 제2 게이트 전극(47), 제2 게이트 전극(48)을 보호하기 위한 보호막(49)이 형성되어 있다. 이 보호막(49)은, 예를 들면, 플라즈마 CVD 방법에 의해, 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)막으로 형성되어 있다. 그때의 성막 온도는 450℃ 이하로 설정되어 있다. 이로써, 이미 형성한 실리사이드층(33)의 손상이 회피된다.
상기 제1 게이트 전극(15)의 상면에는 실리사이드층(40)이 형성되어 있다. 이 실리사이드층(40)은, 예를 들면, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2), 니켈 백금 실리사이드 등으로 형성되어 있다.
상기 라이너막(36), 제1 층간 절연막(38), 실리사이드층(40), 보호막(49) 등의 전체 면에는 제2 층간 절연막(51)이 형성되어 있다. 이 제2 층간 절연막(51)은, 예를 들면, 산화 실리콘막으로 형성된다.
상기 라이너막(36), 제1 층간 절연막(38), 보호막(41), 제2 층간 절연막(51)에는, 각 트랜지스터의 제1 게이트 전극(15), 제2 게이트 전극(47, 48), 소스/드레인 영역(27~32)으로 통하는 접속 구멍(52)이 형성되고, 각 접속 구멍(52)을 매립하도록, 도전막으로 이루어지는 전극(54)이 형성되어 있다.
이와 같이, 제1 영역(11A)의 영역 MV/HV에 중전압 트랜지스터(N-channel MISFET)/고전압 트랜지스터(N-channel MISFET)가 형성된다. 영역 MV에는 저항(3)이 형성된다. 또한, 제2 영역(11B)의 영역 LVN-1에 저전압 트랜지스터(N-channel MISFET)(4)가 조밀하게 형성되고, 영역 LVN-2에 저전압 트랜지스터(N-channel MISFET)(4)가 고립해서 형성되고, 영역 LVP에 저전압 트랜지스터(P-channel MISFET)(5)가 형성된다. 이와 같은 방식으로, 반도체 장치(1)가 형성되어 있다.
상기 반도체 장치(1)에서는, 전술한 바와 같이, 본 발명의 제1 실시예에 따르면, 반도체 기판(11)에, 제1 트랜지스터군으로서 영역 MV/HV에 중전압 트랜지스터(N-channel MISFET)/고전압 트랜지스터(N-channel MISFET)(2)가 형성되어 있다. 또, 반도체 기판(11)에, 제1 트랜지스터군의 동작 전압보다 낮은 동작 전압의 제2 트랜지스터군으로서 영역 LVN-1, LVN-2에 저전압 트랜지스터(N-channel MISFET)(4)가 형성되고, 영역 LVP에 저전압 트랜지스터(P-channel MISFET)(5)가 형성되어 있다.
또한, 상기 제1 영역(11A)에는, 저항(3)이 형성되어 있다. 이 저항(3)은 저항 본체(62) 상에 저항 보호층(63)이 형성되어 있으므로, 상기 제2 트랜지스터군의 트랜지스터를 금속계 게이트로서 게이트 형성용 홈 내에 매립하도록 형성한 경우, 금속계 게이트를 형성하는 금속계 게이트 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 보호층(63)이 스토퍼로 되므로, 저항 본체(62)가 삭감되는 일이 없다. 그러므로, 저항 본체(62)의 저항값에 변동을 초래하는 것이 없다. 따라서, 저항 본체(62)의 저항값을 원하는 저항값으로 형성할 수 있다. 또, 저항 보호층(63)에 의해, 저항 본체(62)의 높이를 조정할 수 있다. 상기 저항 보호층(63)은, 예를 들면, 산소를 포함하는 클러스터-이온 주입으로 형성되므로, 그 이온 주입 조건을 적당히 설정함으로써, 저항 본체(62)로의 이온 주입 깊이를 제어할 수 있다. 따라서, 저항 본체의 저항값을 원하는 값으로 제어할 수 있다. 따라서, 저항 본체(62)의 두께를 원하는 두께로 할 수 있고, 저항 보호층(63)에 의해 저항 본체(62)가 보호되므로, 저항값의 불균일을 억제할 수 있다.
또한, 제2 트랜지스터군의 제2 게이트 전극(47, 48)을 피복하는 보호막(49)이 형성되어 있으므로, 보호막(49)을 형성한 후에 제1 트랜지스터군의 제1 게이트 전극(15) 상에 실리사이드층(40)을 형성함으로써, 실리사이드층(40)을 형성할 때 제2 트랜지스터군의 제2 게이트 전극(47, 48)을 보호할 수 있는 구성으로 되어 있다. 즉, 미반응인 실리사이드화를 위해 형성한 금속막을 제거할 때, 제2 게이트 전극(47, 48)이 에칭되어, 제거되는 것이 방지되도록 되어 있다. 이와 같이, 제1 게이트 전극(15) 상에 실리사이드층(40)이 형성되므로, 제1 게이트 전극(15)의 전기 저항이 저감된다.
따라서, 산화 실리콘 또는 산화질화 실리콘의 게이트 절연막(13)으로 폴리실리콘 또는 아몰퍼스 실리콘의 제1 게이트 전극(15)을 가지는 제1 트랜지스터군(고내압(고전압 동작, 중전압 동작)의 트랜지스터군), 고유전율(High-k)막의 게이트 절연막(43)과, 이른바 금속 게이트 전극인 제2 게이트 전극(47, 48)을 가지는 제2 트랜지스터군(예를 들면, 저전압 동작의 트랜지스터군), 및 저항(3)을 동일한 반도체 기판(11)에 형성하여, 저항값의 불균일을 억제하고 저항(3)을 구비하는 것이 가능해지는 이점이 있다.
다음에, 본 발명의 반도체 장치의 제조 방법의 제1 실시예를, 도 2a~도 2c의 제조 공정 단면도에 의해 설명한다.
도 2a에 나타낸 바와 같이, 소자 분리 공정을 행하여, 반도체 기판(11)에, 예를 들면, 저전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 LVN, 영역 LVP, 중전압 트랜지스터와 고전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 MV/HV, 저항이 형성되는 영역 MR을 분리하는 소자 분리 영역(12)을 형성한다. 상기 영역 MV/HV에는, MISFET의 패턴 밀도가 조밀한 영역도 포함하고 고립 패턴의 영역도 포함한다. 그리고 상기 영역 MV/HV와 영역 MR을 제1 영역(11A), 상기 영역 LVN와 영역 LVP를 제2 영역(11B)으로 한다. 상기 소자 분리 영역(12)에 의해 분리된 반도체 기판(11)의 영역이 활성 영역으로 된다.
다음에, N-channel MISFET를 형성하는 영역에 P형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, NMOS 채널 영역을 형성한다. 또, P-channel MISFET를 형성하는 영역에 N형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, PMOS 채널 영역을 형성한다. 그때, 고전압 트랜지스터가 형성되는 영역 HV, 중전압 트랜지스터가 형성되는 영역 MV, 각 저전압 트랜지스터가 형성되는 영역 LVN-1, 영역 LVN-2, 영역 LVP에 대하여, 각각의 이온 주입 조건으로 이온 주입을 행해도 된다.
다음에, 반도체 기판(11)의 영역 HV 표면에 게이트 절연막(13)을 형성한다. 고전압 트랜지스터, 중전압 트랜지스터에서는, 두꺼운 게이트 절연막을 가지는 것이 많고, 이 게이트 절연막(13)은 예를 들면, 산화 실리콘막으로 형성된다. 이 산화 실리콘막은, 예를 들면, 750℃~900℃의 열산화로 형성되고, 그 막두께는 2nm~4nm의 범위로 한다. 이 게이트 절연막(13)을 형성 중에 제1 영역(11A)의 영역 MR 및 제2 영역(11B)의 활성 영역에도 동시에 게이트 절연막(13)이 형성되지만, 그것은, 영역 MR에서는 절연막(61)으로서 사용되고 또 제2 영역(11B)에서는 더미 게이트 절연막(14)로서 사용된다.
다음에, 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14) 상에 제1 게이트 전극, 저항 본체, 및 더미 게이트 전극을 형성하기 위한 실리콘계 재료층(71)을 형성한다. 이 실리콘계 재료층(71)은, 예를 들면, 폴리실리콘 또는 아몰퍼스 실리콘을 반도체 기판(11) 상의 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14)을 통하여, 전체 면에 퇴적하여 형성한다. 예를 들면, 폴리실리콘으로 형성하는 경우, 감압 CVD법을 이용하고, 예를 들면, 모노실란(SiH4)을 원료 가스로 하고, 퇴적 온도를 580℃~620℃에 설정하여, 100nm~150nm의 두께, 예를 들면, 150nm의 두께로 폴리실리콘을 퇴적한다.
다음에, 게이트 저항을 저감하기 위한 이온 주입 공정을 행한다. 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MV/HV 상에 개구부를 형성한다. 이어서, 영역 MV/HV의 실리콘계 재료층(71)의 게이트 저항을 내리기 위하여, 상기 영역 MV/HV의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, P-channel MISFET에서는, 붕소(B)를 5keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하고, N-channel MISFET에서는, 인(P)을 10keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 마찬가지의 방법에 따라 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MR 상에 개구부를 형성한다. 이어서, 영역 MR의 실리콘계 재료층(71)의 저항값을 결정하기 위해, 상기 영역 MR의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, 붕소(B)를 15 keV의 주입 에너지로, 도스량을 3×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 도 2b에 나타낸 바와 같이, 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MR 상에서, 실리콘계 재료층(71)의 컨택트를 형성하는 영역을 제외한 영역에 개구부를 형성한다. 그리고 이 개구부로부터 이산화탄소(CO2) 또는 산소(O2)의 클러스터-이온 주입을 행하고, 영역 MR의 실리콘계 재료층(71) 상부에 산화층을 형성한다. 이 산화층이 저항 보호층(63)으로 된다. 상기 클러스터-이온 주입에 있어서, 산소에 더하여 질소를 이온 주입하면 산화질화층이 형성되고, 산소 대신에 질소를 이온 주입하면 질화층이 형성되고, 그것을 저항 보호층(63)으로 해도 된다. 상기 저항 보호층(63)의 두께는 일례로서 30nm로 한다. 그 후, 레지스트막은, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 도 2c에 나타낸 바와 같이, 상기 실리콘계 재료층(71)(상기 도 2b 참조) 상에 하드 마스크 층(74)을 형성한다. 이 하드 마스크 층(74)은, 예를 들면, 감압 CVD(LP－CVD)법에 따라 질화 실리콘(Si3N4)을 예를 들면, 50nm~100nm 정도 퇴적하여 형성한다. 여기서는, 80nm의 두께로 질화 실리콘막을 형성하였다.
다음에, 레지스트 도포 및 리소그라피 기술에 의해, 하드 마스크 층(74) 상에 제1 게이트 전극 및 더미 게이트 전극을 형성하기 위한 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 에칭 마스크로 하여, 상기 하드 마스크 층(74)을, 예를 들면, 이방성 에칭에 의해 가공하여, 제1 영역(11A)에 고전압 트랜지스터 및 중전압 트랜지스터의 제1 게이트 전극을 형성하기 위한 하드 마스크(74A), 제2 영역(11B)에 저전압 트랜지스터의 제2 게이트 전극을 형성하기 위한 하드 마스크(74B), 저항을 형성하기 위한 하드 마스크(74C)를 형성한다. 이 이방성 에칭에는, 에칭 가스에, 예를 들면, 브롬화 수소(HBr)나 염소(Cl)계의 가스를 사용한다. 또한, 하드 마스크(74A, 74B, 74C)를 에칭 마스크에 사용하여 제1 영역(11A)에 제1 게이트 전극(15)을 형성하는 동시에, 저항 본체(62), 제2 영역(11B)에 더미 게이트 전극(16)을 형성한다. 이때, 저항 보호층(63), 게이트 절연막(13), 더미 게이트 절연막(14), 절연막(61)의 일부도 에칭된다.
이같이 하여, 하드 마스크(74A), 제1 게이트 전극(15), 게이트 절연막(13)으로 게이트부(17)가 형성되고, 하드 마스크(74B), 더미 게이트 전극(16), 더미 게이트 절연막(14)으로 더미 게이트부(18)가 형성되고, 하드 마스크(74C), 저항 보호층(63), 저항 본체(62), 절연막(61)으로 저항부(64)가 형성된다.
도 3a에 나타낸 바와 같이, 상기 저항부(64)는, 저항 본체(62)의 상부에 클러스터-이온 주입에 의해 형성된 절연층(여기서는 산화층, 산화질화층 또는 질화층)으로 이루어지는 저항 보호층(63)이 형성되어 있다. 이와 같이, 저항 본체(62) 상부에 절연층으로 이루어지는 저항 보호층(63)이 형성되므로, 상기 제2 트랜지스터군의 트랜지스터를 금속계 게이트로 형성하는 경우, 게이트 형성용 홈을 형성하기 위해 하드 마스크(74C)가 제거될 때나, 금속계 게이트를 형성하는 금속계 재료의 잉여 부분을 연마 등에 의해 제거할 때, 하드 마스크(74C)가 제거되어도 저항 보호층(63)이 스토퍼로 되므로, 저항 본체(62)가 삭감되지 않는다. 그러므로, 저항 본체(62)의 저항값에 변동을 초래하지 않는다. 또, 저항 보호층(63)에 의해, 저항 본체(62)의 높이를 조정할 수 있다. 상기 저항 보호층(63)은, 클러스터-이온 주입으로 형성되므로, 그 이온 주입 조건을 적당히 설정함으로써, 저항 본체(62)로의 이온 주입 깊이를 제어할 수 있다. 따라서, 저항 본체(62)의 두께를 원하는 두께로 할 수 있으므로, 저항값의 불균일을 억제할 수 있다.
한편, 종래 기술의 경우, 도 3b에 나타낸 바와 같이, 저항 본체(62)의 상부에는, 하드 마스크(74C)만으로 된다. 상기 제2 트랜지스터군의 트랜지스터를 금속 게이트로서 형성하는 경우, 상기 하드 마스크(74C)는 제거되어 있으므로, 금속 게이트를 형성하는 금속 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 본체(62)의 상부가 삭감된다. 그 결과, 저항 불균일이 생긴다. 여기서, 도 3b에 도시된 바와 같이, 도면 부호 82는 저항 본체(62)의 불순물을 개략적으로 나타내고, 도면 부호 83은 저항 본체(62)의 불순물 농도의 분포를 나타낸다.
또, 도 4a에 나타낸 바와 같이, 저항 본체(62) 상에 저항 보호층(63)이 형성되고, 또한 하드 마스크(74C)가 형성되어 있는 상태에서, 라이너막(36), 제1 층간 절연막(38)을 화학적 기계 연마에 의해 평탄화하여, 하드 마스크(74C)를 노출시키고, 또한 하드 마스크(74C)를 제거하는 화학적 기계 연마를 행했을 때, 도 4b에 나타낸 바와 같이, 저항 보호층(63)이 스토퍼로 되어, 저항 본체(62)가 삭감되지 않는다. 또한, 전술한 바와 같이, 금속 게이트를 형성하는 금속 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 보호층(63)이 스토퍼로 되므로, 저항 본체(62)가 삭감되지 않는다.
따라서, 본 발명의 본 실시예에서와 마찬가지로, 상기 저항 보호층(63)을 형성함으로써, 저항 본체(62)의 두께를 원하는 두께로 할 수 있으므로, 저항값의 불균일을 억제할 수 있고, 정밀도가 높은 저항값을 가지는 저항을 트랜지스터와 모두 형성하는 것이 가능하게 된다.
다음에, 본 발명의 반도체 장치의 제조 방법의 제2 실시예를, 도 5a~도 5b의 제조 공정 단면도에 의해 설명한다.
도 5a에 나타낸 바와 같이, 소자 분리 공정을 행하여, 반도체 기판(11)에, 예를 들면, 저전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 LVN, 영역 LVP, 중전압 트랜지스터와 고전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 MV/HV, 저항이 형성되는 영역 MR을 분리하는 소자 분리 영역(12)을 형성한다. 상기 영역 MV/HV에는, MISFET의 패턴 밀도가 조밀한 영역도 포함하고 고립 패턴의 영역도 포함한다. 그리고 상기 영역 MV/HV와 영역 MR을 제1 영역(11A), 상기 영역 LVN와 영역 LVP를 제2 영역(11B)으로 한다. 상기 소자 분리 영역(12)에 의해 분리된 반도체 기판(11)의 영역이 활성 영역으로 된다.
다음에, N-channel MISFET를 형성하는 영역에 P형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, NMOS 채널 영역을 형성한다. 또, P-channel MISFET를 형성하는 영역에 N형 웰 영역(도시하지 않음)을 형성하기 위한 이온 주입, MISFET의 펀치-스루 저지를 목적으로 한 매립 층(도시하지 않음)을 형성하기 위한 이온 주입, 임계값 전압(Vth)을 조정하기 위한 이온 주입을 적당히 행하고, PMOS 채널 영역을 형성한다. 그때, 고전압 트랜지스터가 형성되는 영역 HV, 중전압 트랜지스터가 형성되는 영역 MV, 각 저전압 트랜지스터가 형성되는 영역 LVN-1, 영역 LVN-2, 영역 LVP에 대하여, 각각의 이온 주입 조건으로 이온 주입을 행해도 된다.
다음에, 반도체 기판(11)의 영역 HV 표면에 게이트 절연막(13)을 형성한다. 고전압 트랜지스터, 중전압 트랜지스터에서는, 두꺼운 게이트 절연막을 가지는 것이 많고, 이 게이트 절연막(13)은 예를 들면, 산화 실리콘막으로 형성된다. 이 산화 실리콘막은, 예를 들면, 750℃~900℃의 열산화로 형성되고, 그 막두께는 2nm~4nm의 범위로 한다. 이 게이트 절연막(13)을 형성 중에 제1 영역(11A)의 영역 MR 및 제2 영역(11B)의 활성 영역에도 동시에 게이트 절연막(13)이 형성되지만, 그것은, 영역 MR에서는 절연막(61)으로서 사용되고 또 제2 영역(11B)로 더미 게이트 절연막(14)으로서 사용된다.
다음에, 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14) 상에 제1 게이트 전극, 저항 본체, 및 더미 게이트 전극을 형성하기 위한 실리콘계 재료층(71)을 형성한다. 이 실리콘계 재료층(71)은, 예를 들면, 폴리실리콘 또는 아몰퍼스 실리콘을 반도체 기판(11) 상의 상기 게이트 절연막(13), 절연막(61), 더미 게이트 절연막(14)을 통하여, 전체 면에 퇴적하여 형성한다. 예를 들면, 폴리실리콘으로 형성하는 경우, 감압 CVD법을 사용하고, 예를 들면, 모노실란(SiH4)을 원료 가스로 하고, 퇴적 온도를 580℃~620℃에 설정하여, 100nm~150nm의 두께, 예를 들면, 150nm의 두께로 폴리실리콘을 퇴적한다. 다음에, 게이트 저항을 저감하기 위한 이온 주입 공정을 행한다. 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MV/HV 상에 개구부를 형성한다. 이어서, 영역 MV/HV의 실리콘계 재료층(71)의 게이트 저항을 내리기 위하여, 상기 영역 MV/HV의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, P-channel MISFET에서는, 붕소(B)를 5keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하고, N-channel MISFET에서는, 인(P)을 10keV의 주입 에너지로, 도스량을 8×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 마찬가지의 방법에 따라 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MR 상에 개구부를 형성한다. 이어서, 영역 MR의 실리콘계 재료층(71)의 저항값을 결정하기 위해, 상기 영역 MR의 실리콘계 재료층(71)에 이온 주입을 행한다. 일례로서, 붕소(B)를 15 keV의 주입 에너지로, 도스량을 3×1015/cm2에 설정하여 이온 주입을 행한다. 이 이온 주입 조건은 일례로서 적당히 조건을 선택할 수 있다. 그 후, 상기 레지스트막을, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
다음에, 레지스트 도포 및 리소그라피 기술에 의해, 실리콘계 재료층(71) 상에 레지스트막(도시하지 않음)을 형성하고, 상기 제1 영역(11A)의 영역 MR 상에서, 실리콘계 재료층(71)의 컨택트를 형성하는 영역을 제외한 영역에 개구부를 형성한다. 그리고 이 개구부로부터, 상기 저항 본체(62)에 도핑되어 있는 불순물과는 역도전형으로 불순물을 이온 주입하고, 영역 MR의 실리콘계 재료층(71) 상부에 보상 영역을 형성한다. 이 보상 영역이 저항 보호층(63)으로 된다. 상기 이온 주입에서는, 일례로서, 비소(As)를 1keV의 에너지로, 도스량을 1×1015/cm2에 설정하여 행한다. 상기 저항 보호층(63)의 두께는 일례로서 30nm로 한다. 따라서, 상기 저항 보호층(63)은 고저항인 영역으로 된다. 이 이온 주입에서는, 후에 패터닝되는 저항 본체의 상부에 저항 보호층(63)을 형성할 필요가 있으므로, 주입 에너지는, 1keV와 같은 극저에너지로 이온 주입을 행할 필요가 있다. 즉, 저항 보호층(63)은, 저항 본체(62)의 최상부의 예를 들면, 30nm 정도의 두께의 영역에 형성되는 것이 바람직하다. 그 후, 레지스트막은, 일례로서 애싱 및 황산과 과산화수소의 혼합액으로 제거된다.
이와 같이, 저항 보호층(63)는 이온 주입에 의해 형성되므로, 저항 보호층(63)의 단부에 단차가 형성되지 않는다. 따라서, 후의 공정에서, 도전막 등의 화학적 기계 연마를 행해도, 저항 보호층(62)의 단부에 도전막 등의 찌꺼기가 발생하지 않는다.
다음에, 도 5b에 나타낸 바와 같이, 상기 실리콘계 재료층(71)(상기 도 5a 참조) 상에 하드 마스크 층(74)을 형성한다. 이 하드 마스크 층(74)은, 예를 들면, 감압 CVD(LP－CVD)법에 따라 질화 실리콘(Si3N4)을 예를 들면, 50nm~100nm 정도 퇴적하여 형성한다. 여기서는, 80nm의 두께로 질화 실리콘막을 형성하였다.
다음에, 레지스트 도포 및 리소그라피 기술에 의해, 하드 마스크 층(74) 상에 제1 게이트 전극 및 더미 게이트 전극을 형성하기 위한 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 에칭 마스크로 하여, 상기 하드 마스크 층(74)을, 예를 들면, 이방성 에칭에 의해 가공하여, 제1 영역(11A)에 고전압 트랜지스터 및 중전압 트랜지스터의 제1 게이트 전극을 형성하기 위한 하드 마스크(74A), 제2 영역(11B)에 저전압 트랜지스터의 제2 게이트 전극을 형성하기 위한 하드 마스크(74B), 저항을 형성하기 위한 하드 마스크(74C)를 형성한다. 이 이방성 에칭에는, 에칭 가스에, 예를 들면, 브롬화 수소(HBr)나 염소(Cl)계의 가스를 사용한다. 또한, 하드 마스크(74A, 74B, 74C)를 에칭 마스크에 사용하여 제1 영역(11A)에 제1 게이트 전극(15)을 형성하는 동시에, 제2 영역(11B)에 더미 게이트 전극(16), 저항 본체(62)를 형성한다. 이때, 저항 보호층(63), 게이트 절연막(13), 더미 게이트 절연막(14), 절연막(61)의 일부도 에칭된다.
이같이 하여, 하드 마스크(74A), 제1 게이트 전극(15), 게이트 절연막(13)으로 게이트부(17)가 형성되고, 하드 마스크(74B), 더미 게이트 전극(16), 더미 게이트 절연막(14)으로 더미 게이트부(18)가 형성되고, 하드 마스크(74C), 저항 보호층(63), 저항 본체(62), 절연막(61)으로 저항부(64)가 형성된다.
도 6a에 나타낸 바와 같이, 상기 저항부(64)는, 저항 본체(62)의 상부에 이온 주입에 의해 형성된 보상 영역으로 이루어지는 저항 보호층(63)이 형성되어 있다. 예를 들면, 저항 본체(62)가 P형 영역에서 형성되어 있는 경우에는, N형 불순물을 도핑하여, N-형 영역 또는 도전형이 상쇄된 영역으로 한다. 이와 같이, 저항 본체(62) 상에 N-형 또는 도전형이 상쇄된 영역의 보상 영역으로 이루어지는 저항 보호층(63)이 형성되어 있으므로, 상기 제2 트랜지스터군의 트랜지스터를 금속계 게이트로서 형성한 경우, 게이트 형성용 홈을 형성하기 위해 하드 마스크(74C)가 제거될 때나, 금속 게이트를 형성하는 금속 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 보호층(63)의 상부가 삭감되었다 해도, 저항 보호층(63)의 하부가 남아, 저항 본체(62)가 삭감되지 않는다. 그러므로, 저항 본체(62)의 저항값에 변동을 초래하지 않는다. 또, 저항 보호층(63)에 의해, 저항 본체(62)의 높이를 조정할 수 있다. 상기 저항 보호층(63)은, 이온 주입으로 형성되므로, 그 이온 주입 조건을 적당히 설정함으로써, 저항 본체(62)로의 이온 주입 깊이를 제어할 수 있다. 따라서, 저항 본체(62)의 두께를 원하는 두께로 할 수 있으므로, 저항값의 불균일을 억제할 수 있다.
한편, 종래 기술의 경우, 도 6b에 나타낸 바와 같이, 저항 본체(62)의 상부에는, 하드 마스크(74C)만으로 된다. 상기 제2 트랜지스터군의 트랜지스터를 금속 게이트로서 형성하는 경우, 상기 하드 마스크(74C)는 제거되어 있으므로, 금속 게이트를 형성하는 금속 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 본체(62)의 상부가 삭감되어 버린다. 이로써, 저항 불균일이 생긴다.
또, 도 7a에 나타낸 바와 같이, 저항 본체(62) 상에 저항 보호층(63)이 형성되고, 또한 하드 마스크(74C)가 형성되어 있는 상태에서, 라이너막(36), 제1 층간 절연막(38)을 화학적 기계 연마에 의해 평탄화해서 하드 마스크(74C)를 노출시키고, 또한 하드 마스크(74C)를 제거하는 화학적 기계 연마를 행했을 때, 도 7b에 나타낸 바와 같이, 저항 보호층(63)이 남겨지므로, 저항 본체(62)가 삭감되지 않는다. 또한, 전술한 바와 같이, 금속 게이트를 형성하는 금속 재료의 잉여 부분을 연마 등에 의해 제거할 때, 저항 보호층(63)이 남겨지므로, 저항 본체(62)가 삭감되지 않는다.
따라서, 본 발명의 같게, 상기 저항 보호층(63)을 형성함으로써, 저항 본체(62)의 두께를 원하는 두께로 할 수 있으므로, 저항값의 불균일을 억제할 수 있고, 정밀도가 높은 저항값을 가지는 저항을 트랜지스터와 모두 형성하는 것이 가능하게 된다.
상기 제1 실시예 및 제2 실시예에 있어서, 저항 보호층(63)의 두께의 불균일은, 칩 내에서± 5nm 이내로 되도록 하는 것이 바람직하다. 그 이상의 불균일이 있으면, 저항값의 불균일을 증대하는 것에 영향을 주어, 고정밀도로 저항값을 결정하는 것이 곤란하게 된다.
상기 제1 게이트 전극(15), 더미 게이트 전극(16), 저항 본체(62) 등을 형성하는 실리콘계 재료층(71)은, 폴리실리콘으로 형성되어 있지만, 예를 들면, 아몰퍼스 실리콘, 폴리실리콘 게르마늄이라도 된다. 또, 제1 게이트 전극(15)에는, N형 불순물 또는 P형 불순물이 포함된다.
다음에, 상기 제1 실시예 또는 제2 실시예에 의해 게이트부, 더미 게이트부, 저항부를 형성한 후의 제조 공정의 일례를, 도 8a~도 8n의 제조 공정 단면도에 의해 설명한다.
이 예에서는, 상기 영역 LVN에, 저전압 트랜지스터의 N-channel MISFET가 조밀하게 형성되는 영역 LVN-1과, 저전압 트랜지스터의 N-channel MISFET가 고립되어 형성되는 영역 LVN-2가 형성되는 경우를 나타낸다.
따라서, 도 8a에 나타낸 바와 같이, 반도체 기판(11)에, 저전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 LVN-1, 영역 LVN-2, 영역 LVP, 중전압 트랜지스터와 고전압 트랜지스터(예를 들면, MISFET)가 형성되는 영역 MV/HV, 저항이 형성되는 영역 MR이 분리되는 소자 분리 영역(12)이 형성되어 있다. 상기 영역 MV, HV에는, MISFET의 패턴 밀도가 조밀한 영역도 포함하고 고립 패턴의 영역도 포함한다. 그리고 중전압 트랜지스터와 고전압 트랜지스터가 형성되는 영역 MV/HV와 저항이 형성되는 영역 MR을 제1 영역(11A)으로 하고, 저전압 트랜지스터의 N-channel MISFET가 조밀하게 형성되는 영역 LVN-1, 저전압 트랜지스터의 N-channel MISFET가 고립되어 형성되는 영역 LVN-2, 저전압 트랜지스터의 P-channel MISFET가 형성되는 영역 LVP를 제2 영역(11B)으로 한다.
그리고 상기 제1 실시예 또는 제2 실시예에서 설명된 제조 방법에 따라 반도체 기판(11) 상에, 하드 마스크(74A), 제1 게이트 전극(15), 게이트 절연막(13)으로 이루어지는 게이트부(17)와, 하드 마스크(74B), 더미 게이트 전극(16), 더미 게이트 절연막(14)으로 이루어지는 더미 게이트부(18)와, 하드 마스크(74C), 저항 보호층(63), 저항 본체(62), 절연막(61)으로 이루어지는 저항부(64)를 형성한다.
다음에, 상기 게이트부(17), 더미 게이트부(18), 저항부(64)의 측벽 부분을 산화한다. 예를 들면, 800℃의 열산화에 의해, 예를 들면, 2nm의 산화막을 형성한다. 이어서, 예를 들면, 감압 CVD법에 따라 게이트부(17), 더미 게이트부(18), 저항부(64)를 피복하도록, 반도체 기판(11) 상에 오프셋 스페이서를 형성하기 위한 절연막을 형성한다. 이 절연막은, 예를 들면, 감압 CVD법에 따라 질화 실리콘막으로 형성된다. 이 질화 실리콘막의 막두께는 예를 들면, 6nm~10nm로 한다. 여기서는, 10nm의 두께로 질화 실리콘막을 형성한다. 이어서, 상기 절연막의 전체 면을 에칭백함으로써 오프셋 스페이서(도시하지 않음)를 형성한다.
다음에, 제2 영역(11B)의 반도체 기판(11) 상에 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 제1 영역(11A)이 노출되고, 제2 영역(11B)이 피복되도록 레지스트막을 가공한다. 이어서, 이 레지스트막을 이온 주입 마스크로 하여, 반도체 기판(11)에 이온 주입을 행함으로써, 제1 영역(11A)의 각 게이트부(17)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 형성한다. 그리고 제1 영역(11A)에 있어서, N-channel MISFET와 P-channel MISFET를 분류할 필요가 있는 경우에는, N-channel MISFET의 영역과 P-channel MISFET의 영역의 각각에 대응하는 이온 주입 마스크를 별개로 형성하여, 각 MISFET에 대응한 이온 주입을 행하면 된다. 그 후, 이 이온 주입 마스크를 제거한다.
다음에, 반도체 기판(11) 상에 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 제2 영역(11B)의 영역 LVN-1, LVN-2가 노출되고, 제1 영역(11A) 및 영역 LVP가 피복되도록 레지스트막을 가공하여 형성된다. 이 이온 주입 마스크를 사용하여, 반도체 기판(11)에 이온 주입을 행함으로써, 제2 영역(11B)의 각 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 N-channel MISFET의 연장 영역(23, 24)을 형성한다. 그 후, 이 이온 주입 마스크를 제거한다.
다음에, 반도체 기판(11) 상에 다른 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 영역 LVP가 노출되고, 제2 영역(11B)의 영역 LVN-1, LVN-2 및 제1 영역(11A)이 피복되도록 레지스트막을 가공하여 형성된다. 이 이온 주입 마스크를 사용하여, 반도체 기판(11)에 이온 주입을 행함으로써, 영역 LVP의 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 P-channel MISFET의 연장 영역(25, 26)을 형성한다. 그 후, 이 이온 주입 마스크를 제거한다.
상기 각 이온 주입에서는, 각 게이트부(17), 각 더미 게이트부(18), 저항부(64), 오프셋 스페이서(도시하지 않음)도 이온 주입 마스크로 된다. 이와 같이, 제2 영역(11B)에 있어서, N-channel MISFET와 P-channel MISFET를 분류한다. 일례로서, P-channel MISFET의 연장 영역의 이온 주입 조건은, 이온 주입종에 붕소(B)를 사용하고, 주입 에너지를 0.5keV, 도스량을 5×1014/cm2에 설정하고, N-channel MISFET의 연장 영역의 이온 주입 조건은, 이온 주입종에 비소(As)를 사용하고, 주입 에너지를 1keV, 도스량을 5×1014/cm2로 설정한다. 그리고 상기 연장 영역(21, 22), 연장 영역(23, 24), 연장 영역(25, 26)은, 어떤 것을 먼저 형성해도 상관없다.
다음에, 예를 들면, 감압 CVD법에 따라 상기 게이트부(17), 더미 게이트부(18), 저항부(64), 오프셋 스페이서(도시하지 않음) 등을 피복하도록, 반도체 기판(11) 상에 측벽을 형성하기 위한 절연막을 형성한다. 이 절연막은, 예를 들면, 감압 CVD법에 따라 질화 실리콘막(예를 들면, 막두께가 15nm~30nm)과 TEOS(Tetra Ethyl Ortho Silicate)막(예를 들면, 막두께가 40nm~60nm)의 적층막으로 형성된다. 이어서, 상기 절연막의 전체 면을 에칭백함으로써 상기 게이트부(17), 더미 게이트부(18), 저항부(64)의 측부에 오프셋 스페이서(도시하지 않음)를 통하여 측벽(20)을 형성한다.
다음에, 제2 영역(11B)의 반도체 기판(11) 상에 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 제1 영역(11A)이 노출되고, 제2 영역(11B)이 피복되도록 레지스트막을 가공한다. 이어서, 이 레지스트막을 이온 주입 마스크로 하여, 반도체 기판(11)에 이온 주입을 행함으로써, 제1 영역(11A)의 각 게이트부(17), 저항부(64)의 측방의 반도체 기판(11) 표면 측에 연장 영역(21, 22)을 각각에 통하여 소스/드레인 영역(27, 28)을 형성한다. 상기 이온 주입에서는, 각 게이트부(17), 저항부(64), 측벽(20)(오프셋 스페이서(19)도 포함함) 등이나 이온 주입 마스크로 된다. 그 후, 이 이온 주입 마스크를 제거한다.
마찬가지로 하여, 제1 영역(11A) 및 제2 영역(11B)의 영역 LVP의 반도체 기판(11) 상에 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 제2 영역(11B)의 영역 LVN-1, 영역 LVN-2가 노출되고, 제1 영역(11B) 및 제2 영역(11B)의 영역 LVP가 피복되도록 레지스트막을 가공한다. 이어서, 이 레지스트막을 이온 주입 마스크로 하여, 반도체 기판(11)에 이온 주입을 행함으로써, 제2 영역(11B)의 영역 LVN-1, 영역 LVN-2의 각 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 연장 영역(23, 24)을 각각에 통하여 소스/드레인 영역(29, 30)을 형성한다. 상기 이온 주입에서는, 각 더미 게이트부(18), 측벽(20)(오프셋 스페이서도 포함함) 등이나 이온 주입 마스크로 된다. 그 후, 이 이온 주입 마스크를 제거한다.
마찬가지로 하여, 제1 영역(11A) 및 제2 영역(11B)의 영역 LVN-1, LVN-2의 반도체 기판(11) 상에 이온 주입 마스크(도시하지 않음)를 형성한다. 이 이온 주입 마스크는, 예를 들면, 레지스트 도포 기술에 의해 전체 면에 레지스트막을 형성한 후, 리소그라피 기술에 의해, 제2 영역(11B)의 영역 LVP가 노출되고, 제1 영역(11B) 및 제2 영역(11B)의 영역 LVN-1, LVN-2가 피복되도록 레지스트막을 가공한다. 이어서, 이 레지스트막을 이온 주입 마스크로 하여, 반도체 기판(11)에 이온 주입을 행함으로써, 제2 영역(11B)의 영역 LVP의 더미 게이트부(18)의 측방의 반도체 기판(11) 표면 측에 연장 영역(25, 26)을 각각에 통하여 소스/드레인 영역(31, 32)를 형성한다. 상기 이온 주입에서는, 각 더미 게이트부(18), 측벽(20)(오프셋 스페이서도 포함함) 등이나 이온 주입 마스크로 된다. 그 후, 이 이온 주입 마스크를 제거한다.
이와 같이, 제1 영역(11A)에 있어서, N-channel MISFET와 P-channel MISFET를 분류한다. 그리고 상기 이온 주입 공정의 순번은, 상기한 순서로 한정되지 않고, 제1 영역의 소스/드레인 영역(27, 28), 영역 LVN-1, LVN-2의 소스/드레인 영역(29, 30), 영역 LVP의 소스/드레인 영역(31, 32)의 어느 것을 먼저 형성해도, 후에 형성해도 상관없다.
이어서, 측벽(20)의 TEOS 부분을 제거한다. 이 제거에는, 예를 들면, 희불화수소산에 의한 웨트 에칭을 사용한다. 그 후, 주입한 이온을 활성화하기 위한 열처리를 행한다. 예를 들면, 이 열처리에서는, 1000℃, 5초의 조건으로 불순물의 활성화를 행하고, 각 MISFET의 소스/드레인 영역(27~32)을 형성한다. 일례로서, P-channel MISFET의 소스/드레인 영역의 이온 주입 조건은, 이온 주입종에 붕소(B)를 사용하고, 주입 에너지를 3keV, 도스량을 3×1015/cm2에 설정하고, N-channel MISFET의 소스/드레인 영역의 이온 주입 조건은, 이온 주입종에 인(P)을 사용하고, 주입 에너지를 10keV, 도스량을 3×1015/cm2로 설정했다. 또, 불순물 활성화를 촉진해서 확산을 억제할 목적으로 스파이크 RTA에 의해 열처리를 행하는 것도 가능하다.
다음에, 도 8b에 나타낸 바와 같이, 각 소스/드레인 영역(27~32) 상에 실리사이드층(33)을 형성한다. 먼저, 전체 면에 실리사이드를 형성하기 위한 금속층을 형성한다. 여기서는, 일례로서, 금속층에 코발트(Co)를 사용한다. 상기 금속층은, 예를 들면, 스퍼터링에 의해, 예를 들면, 6nm~8nm의 두께, 여기서는 10nm의 두께로 코발트를 퇴적하여 형성한다. 이어서, 450℃의 어닐을 30초, 그 후 750℃의 어닐을 30초 행하고, 반도체 기판(11)의 실리콘(Si) 위에만 금속층을 반응시켜 실리사이드층(33)을 형성한다. 금속층이 코발트이므로, 실리사이드층(33)은 코발트 실리사이드(예를 들면, CoSi)가 좋다. 그 후, 황산(H2SO4)과 과산화수소(H2O2)의 혼합액을 사용한 웨트 에칭에 의해, 절연막(예를 들면, 소자 분리 영역(12), 하드 마스크(74A, 74B, 74C), 측벽(20) 등)과 같은 미반응인 코발트를 제거한다. 이어서, 열처리를 행하여 저저항인 코발트 실리사이드(CoSi2)를 형성한다. 이 열처리는, 예를 들면, 650℃~850℃, 30초의 RTA로 행한다. 또, 금속층에는, 코발트(Co)대신에 니켈(Ni)이나 니켈 백금(NiPt)을 사용함으로써, 니켈 실리사이드(NiSi2)를 형성하는 것도 가능하다. 어느 경우도 RTA 온도는 적당히 설정할 수 있다.
다음에, 도 8c에 나타낸 바와 같이, 상기 게이트부(17), 더미 게이트부(18), 저항부(64) 등을 피복하도록, 반도체 기판(11) 상의 전체 면에 층간 절연막을 형성한다. 그 전에 먼저 라이너막(36)을 형성한다. 그리고 상기 라이너막(36) 상에 상기 층간 절연막으로 되는 제1 층간 절연막(38)을 형성한다. 상기 라이너막(36)은, 예를 들면, 질화 실리콘막에 의해 형성되고, 그 막두께를 예를 들면, 10nm로 한다. 또, 상기 제1 층간 절연막(38)은, 산화 실리콘막으로 형성된다. 예를 들면, 오존(O3)-TEOS(Tetra Ethyl Ortho Silicate)를 사용한 화학 기상 성장법에 의해 형성된다. 다음에, 화학적 기계 연마(CMP)법에 따라 각 게이트부(17), 더미 게이트부(18), 저항부(64) 상의 제1 층간 절연막(38), 라이너막(36)을, 각 하드 마스크(74A, 74B, 74C)가 노출될 때까지 연마한다. 이때, 각 하드 마스크(74A, 74B, 74C)는 남겨진다.
다음에, 도 8d에 나타낸 바와 같이, 드라이 에칭 또는 CMP법에 따라 제1 영역(11A)과 제2 영역(11B)의 제1 게이트 전극(15) 상의 하드 마스크(74A)(상기 도 8c참조), 더미 게이트 전극(16) 상의 하드 마스크(74B)(상기 도 8c참조), 저항 보호층(63) 상의 하드 마스크(74C)(상기 도 8c참조)를 제거한다. 예를 들면, CMP에 의해 하드 마스크(74A, 74B, 74C)의 제거를 행한 경우, 제1 게이트 전극(15), 더미 게이트 전극(16), 저항 보호층(63), 제1 층간 절연막(38), 라이너막(36), 측벽(20) 등의 표면이 대략 동일 평면형으로 되도록 평탄화된다.
상기 CMP 조건의 일례로서는, 연마 패드에 발포 폴리우레탄제의 것을 사용하고, 연마 압력을 300hPa, 정반의 회전수를 100rpm, 연마 헤드의 회전수를 107rpm으로 설정하고, 연마 슬러리에 세리아계 슬러리를 사용하고, 슬러리 유량을 200cm3/min, 슬러리 온도를 25℃~30℃으로 설정했다. 또, 연마 시간은 토크 종점(torque end point) 검출에 의한 저스트 연마(just polishing)로부터 30초간의 오바 연마를 수행한다.
상기 CMP에서는, 제1 영역(11A)의 제1 게이트 전극(15) 상의 질화 실리콘으로 이루어지는 하드 마스크(74A), 제2 영역(11B)의 질화 실리콘으로 이루어지는 하드 마스크(74B)가 연마되어 소실한다. 그러나, 영역 MR의 저항 본체(62) 상에는 저항 보호층(63)이 형성되어 있으므로, 저항값이 결정되는 저항 본체(62)가 삭감되지 않는다. 따라서, 저항 본체(62)의 저항값이 불균일해지는 것은 없다.
다음에, 도 8e에 나타낸 바와 같이, 레지스트 도포, 리소그라피 기술에 의해 제1 영역(11A) 상을 피복하도록 에칭 마스크(81)를 형성한다. 따라서, 제2 영역(11B)는 이 에칭 마스크(81)에는 피복되어 있지 않다.
다음에, 도 8f에 나타낸 바와 같이, 상기 에칭 마스크(81)를 사용하여, 각 더미 게이트 전극(16)(상기 도 8d 참조)을, 예를 들면, 드라이 에칭에 의해 제거하여 게이트 형성용 홈(42)을 형성한다. 그 후, 상기 에칭 마스크(81)를 제거한다.
또한, 도 8g에 나타낸 바와 같이, 희불화수소산에 의한 웨트 에칭에 의해, 더미 게이트 절연막(14)(상기 도 8a 참조)을 제거하여, 게이트 형성용 홈(42)을 완성한다. 이때, 제1 층간 절연막(38)의 상부도 에칭된다.
다음에, 도 8h에 나타낸 바와 같이, 상기 게이트 형성용 홈(42)의 내면에 제2 게이트 절연막(43)을 형성한다. 다음에, 상기 게이트 형성용 홈(42)의 내면에 제2 게이트 절연막(43)을 통하여, 일 함수를 결정하는 일 함수 제어 막(44, 45)을 형성한다.
먼저, NMISFET에 적절한 일 함수를 가진 금속 또는 금속 화합물을, 예를 들면, 원자층 증착(ALD)법, 화학 기상 성장법 등의 성막 방법에 의해 퇴적한다. 본 실시예에서는, 예를 들면, 하프늄 실리사이드(HfSix)를 예를 들면, 10nm~100nm 정도의 두께로 퇴적하여, 일 함수 제어 막(44)을 형성한다. 이어서, 영역 LVP 및 제1 영역(11A) 상의 상기 일 함수 제어 막(44)을 제거한다. 이 결과, 제1 영역(11A)의 영역 LVN-1, 영역 LVN-2에 일 함수 제어 막(44)이 남겨진다.
다음에, P-channel MISFET에 적절한 일 함수를 가진 금속 또는 금속 화합물을, 예를 들면, 원자층 증착(ALD)법, 화학 기상 성장법 등의 성막 방법에 의해 퇴적한다. 본 실시예에서는, 예를 들면, 질화 티탄(TiN)을 5nm~50nm 정도의 두께로 퇴적하여, 일 함수 제어 막(45)을 형성한다. 이어서, 제1 영역(11A)의 영역 LVN-1, 영역 LVN-2 및 제1 영역(11A) 상의 상기 일 함수 제어 막(45)을 제거한다. 이 결과, 제1 영역(11A)의 영역 LVP에 일 함수 제어 막(45)이 남겨진다. P-channel MISFET에 대하여는 예를 들면, 루테늄(Ru) 등을 퇴적하는 것도 가능하다.
상기 일 함수 제어 막(44, 45)는 어느 쪽을 먼저 형성해도 상관없다.
다음에, 상기 게이트 형성용 홈(42)의 내부를 매립하도록, 도전 재료로서 도전막(46)을 형성한다. 이 도전막(46)은, 예를 들면, 상기 일 함수 제어 막(44, 45)보다 전기 저항이 낮은 금속 재료를 사용한다. 본 실시예에서는, 일례로서, 텅스텐(W)을 사용한다.
다음에, 도 8i에 나타낸 바와 같이, 게이트 형성용 홈(42) 내부 이외의 잉여의 상기 도전막(46)(상기 도 8h참조)을 제거한다. 이 제거 가공에는, 예를 들면, 화학적 기계 연마(CMP)를 사용한다. 이 CMP에서는, 라이너막(36), 제1 층간 절연막(38) 등이 연마 스토퍼로 된다. 이로써, 제2 영역(11B)의 저전압 트랜지스터(N-channel MISFET)의 제2 게이트 전극(47)이, 게이트 형성용 홈(42) 내에 남겨진 도전막(46), 일 함수 제어 막(44)에 의해 형성되고, 저전압 트랜지스터(P-channel MISFET)의 제2 게이트 전극(48)이, 게이트 형성용 홈(42) 내에 남겨진 도전막(46) 및 일 함수 제어 막(45)에 의해 형성된다.
상기 CMP에서는, 제1 영역(11A)의 제1 게이트 전극(15)은 상부가 삭감되지만, 영역 MR의 저항 본체(62) 상에는 저항 보호층(63)이 형성되어 있으므로, 저항값이 결정되는 저항 본체(62)가 삭감되지 않는다. 따라서, 저항 본체(62)의 저항값이 불균일해지는 것은 없다.
다음에, 도 8j에 나타낸 바와 같이, 제1 층간 절연막(38), 라이너막(36) 등의 전체 면에 보호막(49)을 형성한다. 이 보호막(49)은, 예를 들면, 플라즈마 CVD 방법에 의해, 산화 실리콘(SiO2) 또는 질화 실리콘(SiN)막으로 형성한다. 예를 들면, 산화 실리콘막으로 형성하는 경우의 CVD 조건은, 일례로서, 원료 가스에, 산소(O2)(유량: 600cm3/min)와 TEOS(Tetra Ethyl Ortho Silicate)(유량: 800cm3/min)를 사용하고, 성막 분위기의 압력을 1.09kPa, CVD 장치의 RF 파워를 700W, 기판 온도를 400℃으로 설정한다. 상기 보호막(49)은, 450℃ 이하의 온도로 성막이 가능하므로, 이미 형성한 실리사이드층(33)의 손상이 회피된다.
이어서, 레지스트 도포, 리소그라피 기술에 의해 에칭 마스크(도시하지 않음)를 형성한 후, 이 에칭 마스크를 사용한 드라이 에칭에 의해, 상기 보호막(49)의 제1 영역(11A)의 부분을 제거하고, 제2 영역(11B)을 피복하도록 보호막(49)을 남긴다.
다음에, 도 8k에 나타낸 바와 같이, 각 제1 게이트 전극(15) 상에 실리사이드층(40)을 형성한다. 먼저, 전체 면에 실리사이드를 형성하기 위한 금속층을 형성한다. 여기서는, 일례로서, 금속층에 니켈(Ni) 또는 니켈 백금(NiPt)을 사용한다. 여기서는, 니켈을 사용한다. 상기 금속층은, 예를 들면, 스퍼터링에 의해, 예를 들면, 6nm~8nm의 두께로 니켈(Ni)을 퇴적하여 형성한다. 이어서, RTA를 350℃ 또는 그 이하의 실리사이드화가 가능한 온도에서, 예를 들면, 30초간 행하고, 제1 게이트 전극(15)의 실리콘(Si) 위에만 금속층을 반응시켜 실리사이드층(40)을 형성한다. 금속층이 니켈이이므로, 실리사이드층(40)은 니켈 실리사이드로 된다. 그 후, 왕수(aqua regia)를 사용한 웨트 에칭에 의해, 미반응인 니켈을 제거한다. 이어서, 열처리를 행하여 저저항인 니켈 실리사이드(NiSi2)를 형성한다. 이 열처리는, 예를 들면, 450℃ 또는 그 이하의 저저항화가 가능한 온도에서, 30초의 RTA로 행한다. 상기 실리사이드화 반응에서는, 상기 보호막(49) 및 상기 저항 보호층(63)이 실리사이드화를 방지하는 마스크로 되므로, 제1 게이트 전극(15) 상에만 실리사이드층(40)이 형성된다. 따라서, 저항 본체(62)를 소정의 저항값에 유지한 상태에서, 제1 게이트 전극(15)의 저저항화가 가능해진다.
*다음에, 도 8l에 나타낸 바와 같이, 라이너막(36), 제1 층간 절연막(38), 실리사이드층(40), 보호막(49) 등의 전체 면에 제2 층간 절연막(51)을 형성한다. 이 제2 층간 절연막(51)은, 예를 들면, 산화 실리콘막으로 형성된다. 그 성막 조건은, 예를 들면, 고밀도 플라즈마(HDPC)VD법에 의해, 성막 온도를 450℃ 이하로 한다.
다음에, 도 8m에 나타낸 바와 같이, 화학적 기계 연마(예를 들면, CMP)법에 따라 제2 층간 절연막(51)의 표면을 평탄하게 형성한다.
다음에, 도 8n에 나타낸 바와 같이, 라이너막(36), 제1 층간 절연막(38), 보호막(49), 제2 층간 절연막(51)에, 각 트랜지스터의 제1 게이트 전극(15), 저항 본체(62), 제2 게이트 전극(47, 48), 소스/드레인 영역(27~32)의 각 실리사이드층(33)으로 통하는 접속 구멍(52)을 형성한다. 그리고 도면이 단면도이므로, 일부의 접속 구멍의 도시는 생략되어 있다. 이어서, 상기 각 접속 구멍(52)을 매립하도록, 제2 층간 절연막(51) 상에 도전막을 형성한다. 이 도전막은, 예를 들면, 텅스텐(W)을 사용한다. 그 성막 방법에는, 예를 들면, CVD법을 이용한다.
*다음에, CMP 또는 드라이 에칭법에 따라 상기 제2 층간 절연막(51) 상의 도전막을 제거하고, 각 접속 구멍(52)의 내부에 남긴 도전막으로 전극(54)를 형성한다. 도시하지 않지만, 그 후의 배선 공정을 행한다.
이같이 하여, 제1 영역(11A)의 영역 MV/HV에 중전압 트랜지스터(N-channel MISFET)/고전압 트랜지스터(N-channel MISFET)가 형성되고, 영역 MV에 저항(3)이 형성되고, 제2 영역(11B)의 영역 LVN-1에 저전압 트랜지스터(N-channel MISFET)(4)가 조밀하게 형성되고, 영역 LVN-2에 저전압 트랜지스터(N-channel MISFET)(4)가 고립해서 형성되고, 영역 LVP에 저전압 트랜지스터(P-channel MISFET)(5)가 형성된다. 이러한 방법으로 반도체 장치(1)가 형성된다.
상기 반도체 장치의 제조 방법에서는, 실리콘계 재료층(71)으로부터 제1 게이트 전극(15)을 형성하기 전에, 저항 본체(62)가 형성되는 영역의 상기 실리콘계 재료층(71)의 상부에 저항 보호층(63)을 형성하고 나서, 저항 보호층(63)을 상부에 형성한 실리콘계 재료층(71)으로 저항 본체(63)을 형성하고, 그 후, 제2 게이트 전극(47, 48)을 형성하므로, 게이트 형성용 홈(42) 내에 매립하도록 제2 게이트 전극(47, 48)을 형성할 때 생기는 금속계 게이트 재료(일 함수 제어 막(44, 45), 도전막(46)이 각각 제조됨)의 잉여 부분을 화학적 기계 연마 등에 의한 연마 또는 에칭에 의해 제거해도, 저항 보호층(63)에 의해 상부가 보호되어 있는 저항 본체(62)가 삭감되지 않는다. 따라서, 금속 게이트 재료(일 함수 제어 막(44, 45), 도전막(46)이 각각 제조됨)로 제2 게이트 전극(47, 48)을 형성해도, 저항 본체(62)의 저항값을 원하는 저항값에 유지할 수 있다. 또, 저항 보호층(63)의 두께를 제어함으로써, 저항 본체(62)의 저항값을 원하는 값으로 제어할 수 있다.
따라서, 제2 게이트 전극(47, 48)을 금속계 게이트 재료(일 함수 제어 막(44, 45), 도전막(46)이 각각 제조됨)로 형성할 수 있고, 또한 제2 게이트 전극(47, 48)을 형성하는 공정에서 저항 본체(62)가 삭감되지 않으므로, 저항 본체(62)의 저항값을 원하는 저항값으로 유지할 수 있다. 따라서, 저항(3)의 저항값을 고정밀도로 만들어 내는 것이 가능하다는 이점이 있다.
또, 제2 게이트 전극(47, 48)을 금속계 게이트 재료(일 함수 제어 막(44, 45), 도전막(46)이 각각 제조됨)로 형성하는 공정에서, 제1 영역(11A) 측 전체를 피복하는 보호막을 형성하지 않기 때문에, 금속계 게이트 재료의 CMP에 후에 금속계 게이트 재료가 남아 찌꺼기로 되는 것을 억제할 수 있다.
첨부된 청구의 범위 및 그 등가물의 범주 내에 있는 한, 설계 요건 및 그외 요인에 따라 다양한 변형, 조합, 서브조합 및 수정이 당업자에 의해 수행될 수 있다는 것은 자명하다.
도 1은 본 발명의 반도체 장치에 관한 제1 실시예를 나타낸 개략 구성 단면도이다.
도 2a 내지 도 2c는 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를 나타낸 제조 공정 단면도이다.
도 3a 및 3b는 본 발명과 종래 기술과의 비교를 나타낸 주요부 모식 단면도이다.
도 4a 및 4b는 본 발명의 효과를 설명하기 위한 주요부 모식 단면도이다.
도 5a 및 도 5b는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 나타낸 제조 공정 단면도이다.
도 6a 및 도 6b는 본 발명과 종래 기술과의 비교를 나타낸 주요부 모식 단면도이다.
도 7a 및 도 7b는 본 발명의 효과를 설명하기 위한 주요부 모식 단면도이다.
도 8a 내지 도 8n은 제1 실시예 또는 제2 실시예에 의해 게이트부, 더미 게이트부, 저항부를 형성한 후의 제조 공정을 나타낸 제조 공정 단면도이다.
도 9a 내지 도 9i는 종래의 반도체 장치의 제조 방법에 관한 일례를 나타낸 제조 공정 단면도이다.
도 10은 종래의 반도체 장치의 제조 방법의 문제점의 일례를 나타낸 개략 구성 단면도이다.

Claims (9)

  1. 반도체 장치에 있어서,
    반도체 기판에,
    제1 트랜지스터군;
    상기 제1 트랜지스터군의 동작 전압보다 낮은 동작 전압의 제2 트랜지스터군; 및
    저항
    을 포함하고,
    상기 제1 트랜지스터군은, 상기 반도체 기판상에 제1 게이트 절연막을 통하여 실리콘계 재료층으로 형성된 제1 게이트 전극을 가지고,
    상기 제2 트랜지스터군은, 상기 반도체 기판상의 층간 절연막에 형성된 게이트 형성용 홈 내에 제2 게이트 절연막을 통하여 금속계 게이트 재료를 각각 매립하도록 형성된 제2 게이트 전극을 가지며,
    상기 저항은, 상기 실리콘계 재료층을 활용하고 상기 반도체 기판상에 절연막을 통하여 형성된 저항 본체(resistor main body)와, 상기 저항 본체 위에 형성된 저항 보호층(resistor protecting layer)을 포함하고,
    상기 저항 본체는 N형 불순물 또는 P형 불순물을 포함하는 제1 전도형이며,
    상기 저항 보호층은 N형 불순물과 P형 불순물이 서로 보상되어 있는 보상층(compensation layer)으로 이루어지는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 저항 보호층은 절연층으로 이루어지는, 반도체 장치.
  3. 제2항에 있어서,
    상기 절연층은, 산소 또는 이산화탄소를 클러스터-이온 주입하여 형성된 산화 층으로 이루어지는, 반도체 장치.
  4. 제1항에 있어서,
    상기 보상층은, 상기 저항 본체의 상부에 이온 주입 또는 클러스터-이온 주입하여 형성되는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 전극 상에 실리사이드층이 형성되는, 반도체 장치.
  6. 반도체 장치의 제조 방법에 있어서,
    상기 반도체 장치는,
    반도체 기판에, 제1 트랜지스터군과, 상기 제1 트랜지스터군의 동작 전압보다 낮은 동작 전압의 제2 트랜지스터군과, 저항을 가지고, 상기 제1 트랜지스터군은, 상기 반도체 기판상에 제1 게이트 절연막을 통하여 실리콘계 재료층에서 형성된 제1 게이트 전극을 가지고, 상기 제2 트랜지스터군은, 상기 반도체 기판상에 형성된 더미 게이트부를 제거하여 형성된 게이트 형성용 홈 내에, 제2 게이트 절연막을 통하여 매립하도록 형성된 금속계 게이트 전극의 제2 게이트 전극을 가지며, 상기 저항은, 상기 제1 게이트 절연막의 층과 동일한 층을 구성하도록 형성된 절연막을 통하여 형성된 상기 실리콘계 재료층을 활용하는 저항 본체를 가지며,
    상기 반도체 장치의 제조 방법은,
    상기 저항 본체가 형성되는 상기 실리콘계 재료층의 상부에 저항 보호층을 형성하는 단계;
    상기 저항 본체가 형성되는 상기 상부를 가지는 상기 실리콘계 재료층, 상기 제1 게이트 전극 각각이 형성되는 상기 실리콘계 재료층, 및 상기 더미 게이트부가 형성되는 상기 실리콘계 재료층을 마스크를 사용하여 각각 에칭하여, 상기 저항, 상기 제1 게이트 전극 및 상기 더미 게이트부를 형성하는 단계; 및
    상기 제2 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 저항 본체는 N형 불순물 또는 P형 불순물을 포함하는 제1 전도형이며,
    상기 저항 보호층은 N형 불순물과 P형 불순물이 서로 보상되어 있는 보상층으로 이루어지는,
    반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 게이트 전극을 형성한 후, 각각의 상기 제2 게이트 전극 상에 보호막을 형성하고, 상기 보호막과 상기 저항 보호층을 실리사이드화 공정을 행하기 위한 마스크로서 사용하여 실리사이드화 공정을 행하여, 각각의 상기 제1 게이트 전극 상에 실리사이드층을 형성하는, 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 저항 보호층은 산소 또는 이산화탄소의 클러스터 이온 주입을 행하여 형성되는 산화층에 의해 구성되는, 반도체 장치의 제조 방법.
  9. 삭제
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