CN103137657B - 半导体集成器件及其形成方法 - Google Patents

Abstract

一种半导体集成器件及其形成方法，其中，半导体集成器件包括：半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域；位于第一区域的半导体衬底表面的栅介质层；位于所述栅介质层表面的栅金属层；位于所述栅介质层和栅金属层两侧的半导体衬底内的源极区和漏极区；位于所述第二区域的半导体衬底表面的电阻，且所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍；位于所述栅介质层和栅金属层两侧的半导体衬底表面、且覆盖所述电阻的阻挡层。本发明实施例的半导体集成器件形成方法工艺简单、集成度高，本发明实施例的半导体集成器件性能优良。

Description

半导体集成器件及其形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体集成器件及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(CD，Critical Dimension)越小，而半导体芯片的集成度越高。

随着半导体器件的特征尺寸(CD，Critical Dimension)越小，半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。

公开号为US2002/0064964A1的美国专利文献公开了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有替代栅和位于所述半导体衬底上覆盖所述替代栅的层间介质层；以所述替代栅作为停止层，对所述层间介质层进行化学机械研磨工艺(CMP)；除去所述替代栅后形成沟槽；通过PVD方法向所述沟槽内填充金属，以形成金属栅电极层；用化学机械研磨法研磨金属栅电极层至露出层间介质层，形成金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

在半导体衬底表面或内部，除了上述的金属栅极结构，还需要在其他区域形成例如电阻的半导体器件，现有工艺通常是先在某一区域形成金属栅极，然后在另一区域形成电阻，但是现有工艺形成步骤会采用多次刻蚀、沉积、光刻，工艺步骤繁琐。

发明内容

本发明解决的问题是提供一种工艺简单、集成度高的半导体集成器件及其形成方法。

为解决上述问题，本发明提供一种半导体集成器件形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域，所述第一区域的半导体衬底表面具有氧化层；在所述半导体衬底表面形成多晶硅层；减薄第二区域的多晶硅层，使得第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度；部分刻蚀第一区域的多晶硅层和第二区域的多晶硅层直至暴露出半导体衬底，在第一区域形成多晶硅伪栅，在第二区域形成电阻；在所述半导体衬底表面形成阻挡层，且所述阻挡层覆盖所述多晶硅伪栅和电阻；在所述阻挡层表面形成介质层；平坦化所述介质层直至暴露出第二区域的阻挡层表面以及同时暴露出第一区域的多晶硅伪栅表面；去除多晶硅伪栅和氧化层，形成开口；在所述开口的底部和侧壁形成栅介质层，在所述栅介质层表面形成填充开口的栅金属层。

可选的，第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度100埃至200埃。

可选的，所述多晶硅层厚度为300埃至1000埃。

可选的，减薄第二区域的多晶硅层的工艺为等离子体刻蚀、化学试剂刻蚀、或化学机械抛光。

可选的，所述阻挡层的材料为氮化硅。

可选的，所述阻挡层的厚度为100埃至150埃。

可选的，所述介质层的材料为氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺硼磷的氧化硅。

可选的，所述栅介质层材料为高k材料。

可选的，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

可选的，所述栅金属层为单一覆层或多层堆叠结构。

可选的，当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、或镍铂。

可选的，当所述栅金属层为多层堆叠结构时，所述金属层包括：位于所述栅介质层表面的功函数金属层，和位于所述功函数金属层表面的铝金属层。

可选的，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN。

可选的，所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍。

本发明还提供一种半导体集成器件，包括：半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域；位于第一区域的半导体衬底表面的栅介质层；位于所述栅介质层表面的栅金属层；位于所述栅介质层和栅金属层两侧的半导体衬底内的源极区和漏极区；位于所述第二区域的半导体衬底表面的电阻，且所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍；位于所述栅介质层和栅金属层两侧的半导体衬底表面、且覆盖所述电阻的阻挡层。

可选的，所述电阻材料为多晶硅。

可选的，所述栅介质层材料为高k材料。

可选的，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

可选的，所述栅金属层为单一覆层或多层堆叠结构。

可选的，当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、或镍铂。

可选的，当所述栅金属层为多层堆叠结构时，所述金属层包括：位于所述栅介质层表面的功函数金属层，和位于所述功函数金属层表面的铝金属层。

可选的，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN。

与现有技术相比，本发明具有以下优点：

本发明实施例的半导体集成器件的形成方法形成第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度的形貌，使得形成的电阻的表面低于位于第一区域的多晶硅层的表面，从而避免在形成高k金属栅工艺过程中，多次刻蚀和平坦化工艺会损伤电阻，从而提高电阻的质量，且本发明实施例的半导体集成器件的形成方法合理安排电阻和高k金属栅的位置、以及利用电阻和高k金属栅制造的共同点来制造电阻和高k金属栅，节约工艺步骤。

本发明实施例的半导体集成器件的所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍，半导体集成器件的性能优良。

附图说明

图1是本发明一实施例的半导体集成器件的形成方法流程示意图；

图2至图11是本发明一实施例的半导体集成器件的形成方法的过程剖面示意图。

具体实施方式

由背景技术可知，现有的工艺在半导体衬底表面形成金属栅极结构和电阻时，通常是先形成某一结构(金属栅极结构或电阻)，然后再形成另一结构(电阻或金属栅极结构)，现有工艺形成金属栅极结构和电阻会采用多次刻蚀、沉积、光刻，工艺步骤繁琐。

为此，本发明的发明人针对金属栅极的形成工艺进行深入的研究，合理安排金属栅极结构和电阻的位置、以及利用金属栅极结构和电阻的制造的共同点来节约工艺，本发明的发明人提出一种优化的半导体集成器件的形成方法，请参考图1，包括如下步骤：

步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域，所述第一区域的半导体衬底表面具有氧化层；

步骤S102，在所述半导体衬底表面形成多晶硅层；

步骤S103，减薄第二区域的多晶硅层，使得第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度；

步骤S104，部分刻蚀第一区域的多晶硅层和第二区域的多晶硅层直至暴露出半导体衬底，在第一区域形成多晶硅伪栅，在第二区域形成电阻；

步骤S105，在所述半导体衬底表面形成阻挡层，且所述阻挡层覆盖所述多晶硅伪栅和电阻；

步骤S106，在所述阻挡层表面形成介质层；

步骤S107，平坦化所述介质层直至暴露出第二区域的阻挡层表面以及同时暴露出第一区域的多晶硅伪栅表面；

步骤S108，去除多晶硅伪栅和氧化层，形成开口；

步骤S109，在所述开口的底部和侧壁形成栅介质层，在所述栅介质层表面形成填充开口的栅金属层。

下面结合一具体实施例对本发明的半导体集成器件的形成方法做详细说明，图2至图10为本发明一实施例的半导体集成器件的制造方法的过程剖面示意图。

请参考图2，提供半导体衬底100，所述半导体衬底100具有第一区域I和与第一区域I对应的第二区域II，所述第一区域I的半导体衬底100表面具有氧化层101。

所述半导体衬底100可以为半导体材料，比如所述半导体衬底100可以为单晶硅、单晶锗硅、单晶GaAs、单晶GaN等单晶的半导体材料(比如II-VI族、III-V族化合物半导体)，所述半导体衬底100的材料还可以是多晶衬底或者是非晶衬底，比如所述基底材料可以是多晶硅或者其他材质，本领域的技术人员可以根据待形成半导体集成器件选择所述半导体衬底100的材料，在此特意说明，不应过分限制本发明的保护范围。

所述半导体衬底100具有第一区域I和与第一区域I对应的第二区域II，所述第一区域I与第二区域II相邻或者间隔，在本实施例中，所述第一区域I为有源区(Active Area，AA)，所述第二区域II为隔离区域，比如为浅沟槽隔离区域(Shallow Trench Isolation，STI)，需要说明的是，所述有源区为形成高K金属栅极MOS提供工作平台，所述隔离区域为形成电阻提供平台。

所述第一区域I的半导体衬底100表面具有氧化层101，所述氧化层101用于后续去除多晶硅伪栅的刻蚀阻挡层，所述氧化层101的形成工艺为热氧化或化学气相沉积。

请参考图3，在所述半导体衬底100表面形成多晶硅层110。

所述多晶硅层110厚度为300埃至1000埃，所述多晶硅层110形成工艺为沉积工艺，比如为化学气相沉积或原子层堆积；在后续工艺中，所述多晶硅层110在第一区域的部分用于形成高K金属栅极MOS的伪栅，所述多晶硅层110在第二区域的部分用于形成电阻，

在本步骤中，同时在第一区域I和第二区域II的所述半导体衬底100表面形成多晶硅层110。

请参考图4，减薄第二区域II的多晶硅层110，使得第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度。

所述减薄工艺为等离子体刻蚀、化学试剂刻蚀、或化学机械抛光工艺。

去除的多晶硅层110的厚度为100埃至200埃，即第二区域的多晶硅层110厚度为200埃至800埃。

发明人发现，如果不减薄第二区域的多晶硅层110，即第一区域I的多晶硅层110与第二区域II的多晶硅层110齐平，后续在第一区域I中形成高K金属栅极MOS时，会对多晶硅层110进行多次刻蚀和平坦化工艺，上述的刻蚀和平坦化工艺会不可避免的损伤第二区域II的多晶硅层110，从而使得采用第二区域II的多晶硅层110形成的电阻性能差。

而在本实施例中，第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度，即第一区域I的多晶硅层110高于第二区域II的多晶硅层110，从而避免后续采用刻蚀和平坦化工艺处理第一区域I的多晶硅层110时误伤第二区域II的多晶硅110。

较佳地，去除的多晶硅层110的厚度为100埃至200埃，从而使得在后续工艺中既能够较好的形成多晶硅伪栅，又不会误伤第二区域II的多晶硅110，且还具有使得后续形成的金属栅极的厚度与电阻的厚度比较佳，形成的半导体集成器件性能优良。

请参考图5，部分刻蚀第一区域I的多晶硅层110和第二区域II的多晶硅层110直至暴露出半导体衬底100，在第一区域I形成多晶硅伪栅111，在第二区域II形成电阻112。在本实施例中，可以采用同步刻蚀工艺形成多晶硅伪栅111和电阻112，具体包括：在第一区域I的多晶硅层110和第二区域的多晶硅层110表面形成光刻胶图形(未图示)，所述光刻图形与多晶硅伪栅111和电阻112对应，以所述光刻胶图形为掩膜，刻蚀所述第一区域I的多晶硅层110和第二区域II的多晶硅层110，形成在第一区域I形成多晶硅伪栅111，在第二区域II形成电阻112，需要说明的是，本实施例中采用一次光刻工艺，同步形成多晶硅伪栅111和电阻112，节约工艺步骤。

还需要说明的是，在形成多晶硅伪栅111后，采用离子注入工艺在多晶硅伪栅111两侧的半导体衬底内形成源极区(未标识)和漏极区(未标识)，在多晶硅伪栅111两侧形成侧墙。

请参考图6，在所述半导体衬底100表面形成阻挡层120，且所述阻挡层120覆盖所述多晶硅伪栅111和电阻112。

所述阻挡层120在后续平坦化工艺中作为平坦化工艺的阻挡层，所述阻挡层120的材料为氮化硅，所述阻挡层120的厚度为100埃至150埃，所述阻挡层120的形成工艺为沉积工艺。

还需要说明的是，如果在之前步骤中没有在所述多晶硅伪栅111两侧形成侧墙，则所述阻挡层120同时还可以作为所述多晶硅伪栅111的侧墙。

请参考图7，在所述阻挡层120表面形成介质层130。

所述介质层130为第0层层间介质层(Inter Layer Dielectric，ILD)，所述介质层的材料为氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺硼磷的氧化硅，所述介质层130的形成工艺为沉积工艺。

请参考图8，平坦化所述介质层130直至暴露出第二区域II的阻挡层120表面以及同时暴露出第一区域I的多晶硅伪栅111表面。

所述平坦化工艺为化学机械抛光，由于在之前的工艺步骤中形成第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度的形貌，在本步骤中，平坦化所述介质层130直至暴露出第二区域II的阻挡层120表面的同时，必然会去除第一区域I的阻挡层120及部分第一区域I的多晶硅伪栅111，暴露出多晶硅伪栅111表面。

且由于第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度，在本步骤平坦化暴露出第一区域I的多晶硅伪栅111表面的同时，不会损伤电阻112的表面，使得本发明实施例形成的半导体集成器件质量高。

请参考图9，去除多晶硅伪栅111和氧化层101，形成开口113。

所述去除多晶硅伪栅111和氧化层101的工艺为等离子体刻蚀工艺。

形成的开口113用于在后续步骤中依次填入高k介质层和金属层，形成高k金属栅极结构。

请参考图10，在所述开口113的底部和侧壁形成栅介质层140，在所述栅介质层140表面形成填充开口113的栅金属层150。

所述栅介质层140的材料为高k材料，比如为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

所述栅金属层150可以为单一覆层或多层堆叠结构，当所述栅金属层150为单一覆层，所述栅金属层150材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、镍铂。

当所述栅金属层150为多层堆叠结构时，所述金属层包括：位于所述栅介质层140表面的功函数金属层，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN，和位于所述功函数金属层表面的铝金属层。

需要说明的是，当所述栅介质层140和所述栅金属层150的总厚度为电阻112的厚度的1.1倍至2倍时，形成的半导体集成器件性能优良，且由于之前工艺步骤中，第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度，从而使得形成总厚度为电阻112的厚度的1.1倍至2倍的所述栅介质层140和所述栅金属层150具有较大的工艺窗口。

请参考图11，在后续工艺中，还可以形成覆盖所述第0层层间介质层的第一层层间介质层(未标识)，在所述第一层层间介质层内形成暴露源极区、漏极区、栅金属层150和电阻112的通孔(未标识)，并在通孔内形成导电插塞。

按照上述的半导体集成器件的形成方法形成的半导体集成器件，请参考图10，包括：

半导体衬底100，所述半导体衬底具有第一区域I和与第一区域I对应的第二区域II；

位于第一区域I的半导体衬底100表面的栅介质层140；

位于所述栅介质层140表面的栅金属层150；

位于所述栅介质层140和栅金属层150两侧的半导体衬底100内的源极区和漏极区；

位于所述第二区域II的半导体衬底100表面的电阻112，且所述栅介质层140和所述栅金属层150的总厚度为电阻112的厚度的1.1倍至2倍；

位于所述栅介质层140和栅金属层150两侧的半导体衬底100表面、且覆盖所述电阻112的阻挡层120。

本发明实施例的半导体集成器件的形成方法形成第二区域II的多晶硅层110厚度小于第一区域I的多晶硅层110厚度的形貌，使得形成的电阻112的表面低于位于第一区域I的多晶硅层110的表面，从而避免在形成高k金属栅工艺过程中，多次刻蚀和平坦化工艺会损伤电阻112，从而提高电阻112的质量，且本发明实施例的半导体集成器件的形成方法合理安排电阻112和高k金属栅的位置、以及利用电阻112和高k金属栅制造的共同点来制造电阻112和高k金属栅，节约工艺步骤。

本发明实施例的半导体集成器件的所述栅介质层140和所述栅金属层150的总厚度为电阻112的厚度的1.1倍至2倍，半导体集成器件的性能优良。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (22)

1.一种半导体集成器件形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域，所述第一区域的半导体衬底表面具有氧化层；

在所述半导体衬底表面形成多晶硅层；

减薄第二区域的多晶硅层，使得第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度；

部分刻蚀第一区域的多晶硅层和第二区域的多晶硅层直至暴露出半导体衬底，在第一区域形成多晶硅伪栅，在第二区域形成电阻；

在所述半导体衬底表面形成阻挡层，且所述阻挡层覆盖所述多晶硅伪栅和电阻；

在所述阻挡层表面形成介质层；

平坦化所述介质层直至暴露出第二区域的阻挡层表面以及同时暴露出第一区域的多晶硅伪栅表面；

去除多晶硅伪栅和氧化层，形成开口；

在所述开口的底部和侧壁形成栅介质层，在所述栅介质层表面形成填充开口的栅金属层。

2.如权利要求1所述的半导体集成器件形成方法，其特征在于，第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度100埃至200埃。

3.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述多晶硅层厚度为300埃至1000埃。

4.如权利要求1所述的半导体集成器件形成方法，其特征在于，减薄第二区域的多晶硅层的工艺为等离子体刻蚀、化学试剂刻蚀、或化学机械抛光。

5.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述阻挡层的材料为氮化硅。

6.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述阻挡层的厚度为100埃至150埃。

7.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述介质层的材料为氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺硼磷的氧化硅。

8.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述栅介质层材料为高k材料。

9.如权利要求8所述的半导体集成器件形成方法，其特征在于，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

10.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述栅金属层为单一覆层或多层堆叠结构。

11.如权利要求10所述的半导体集成器件形成方法，其特征在于，当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、或镍铂。

12.如权利要求10所述的半导体集成器件形成方法，其特征在于，当所述栅金属层为多层堆叠结构时，所述金属层包括：位于所述栅介质层表面的功函数金属层，和位于所述功函数金属层表面的铝金属层。

13.如权利要求12所述的半导体集成器件形成方法，其特征在于，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN。

14.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍。

15.一种半导体集成器件，其特征在于，所述半导体集成器件利用权利要求1-14任一项所述的半导体集成器件的形成方法制作，所述半导体集成器件包括：

半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域；

位于第一区域的半导体衬底表面的栅介质层；

位于所述栅介质层表面的栅金属层；

位于所述栅介质层和栅金属层两侧的半导体衬底内的源极区和漏极区；

位于所述第二区域的半导体衬底表面的电阻，且所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍；

位于所述栅介质层和栅金属层两侧的半导体衬底表面、且覆盖所述电阻的阻挡层。

16.如权利要求15所述的半导体集成器件，其特征在于，所述电阻材料为多晶硅。

17.如权利要求15所述的半导体集成器件，其特征在于，所述栅介质层材料为高k材料。

18.如权利要求17所述的半导体集成器件，其特征在于，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

19.如权利要求15所述的半导体集成器件，其特征在于，所述栅金属层为单一覆层或多层堆叠结构。

20.如权利要求19所述的半导体集成器件，其特征在于，当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、或镍铂。

21.如权利要求19所述的半导体集成器件，其特征在于，当所述栅金属层为多层堆叠结构时，所述金属层包括：位于所述栅介质层表面的功函数金属层，和位于所述功函数金属层表面的铝金属层。

22.如权利要求21所述的半导体集成器件形成方法，其特征在于，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN。