CN103915384A - 半导体结构及其形成方法 - Google Patents

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Abstract

半导体结构及其形成方法，其中，半导体结构的形成方法包括：半导体衬底表面的第一介质层内具有第一开口和第二开口，第一开口两侧的半导体衬底内都具有第一掺杂区，第一开口内具有第一金属栅，第二开口内具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；在第一介质层表面覆盖第二介质层，第二介质层相对于第三介质层具有刻蚀选择性；在第二介质层和第一介质层内形成第一接触层，第一接触层与至少一个第一掺杂区和至少一个第一金属栅电连接。所述半导体结构的形成工艺简单。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，含有高K介质层和金属栅极结构的晶体管被提出。所述含有高K介质层和金属栅极结构的晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。
现有技术具有高K介质层和金属栅极结构的晶体管如图1所示，包括：位于半导体衬底100表面的第一介质层105，所述第一介质层105内具有暴露出半导体衬底100表面的开口（未示出）；位于所述开口的侧壁和底部表面的高K栅介质层101；位于所述高K栅介质层101表面的金属栅极层103，位于高K栅介质层101和金属栅极层103两侧的半导体衬底100表面的侧墙104；位于高K栅介质层101、金属栅极层103和侧墙104两侧的半导体衬底100内的源区106a和漏区106b。
在形成如图1所示晶体管之后，进行半导体器件的后段工艺（BEOL，BackEnd Of Line），使所述晶体管的源极、漏极或栅极能够与集成电路中的其他半导体器件电连接。
然而，现有的具有高K介质层和金属栅极结构的晶体管的后段工艺较为复杂，会增加工艺时间及成本。
更多含有晶体管的后段工艺的相关资料请参考公开号为US2007/0210339的美国专利文件。
发明内容
本发明解决的问题是提供半导体结构及其形成方法，改善具有高K介质层和金属栅极结构的晶体管的后段工艺，从而提高工艺效率，减少工艺成本。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底的第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；在所述第一金属栅、第三介质层和第一介质层表面覆盖第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；在所述第二介质层和第一介质层内形成第四开口，所述第四开口暴露出至少一个第一掺杂区和第一金属栅的表面；在所述第四开口内形成第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
相应地，本发明还提供一种半导体结构，包括：半导体衬底；位于所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；位于所述第二介质层和第一介质层内的第四开口，所述第四开口暴露出至少一个第一掺杂区和至少一个第一金属栅的表面；位于所述第四开口内的第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
本发明还提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口、以及若干相邻的第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，相邻的第二开口之间的半导体衬底内具有第二掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；在所述第一金属栅、第三介质层和第一介质层表面覆盖第二介质层，所述第二介质层的材料相对于第三介质层具有刻蚀选择性；在第二介质层和第一介质层内形成第四开口和第五开口，所述第四开口至少暴露出第一金属栅表面，所述第五开口暴露出至少一个第二掺杂区表面；在所述第四开口内形成第一接触层，在所述第五开口形成第二接触层，所述第一接触层至少与第一金属栅电连接，所述第二接触层与至少一个第二掺杂区电连接。
相应的，本发明还提供一种半导体结构，包括：半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口、以及若干相邻的第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，相邻的第二开口之间的半导体衬底内具有第二掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层，所述第二介质层的材料相对于第三介质层具有刻蚀选择性；位于所述第二介质层和第一介质层内形成第四开口和第五开口，所述第四开口暴露出至少一个第一金属栅表面，所述第五开口暴露出至少一个第二掺杂区表面；位于所述第四开口内的第一接触层，以及位于所述第五开口内的第二接触层，所述第一接触层至少与第一金属栅电连接，所述第二接触层与至少一个第二掺杂区电连接。
与现有技术相比，本发明的技术方案具有以下优点：
使所述第二金属栅的顶部表面低于第一金属栅的顶部表面，并在所述第二金属栅表面形成第三介质层，使所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；当后续形成第二介质层之后，在所述第二介质层和第一介质层内形成暴露出至少一个第一掺杂区和第一金属栅的第四开口时，所述第三介质层能够保护所述第二金属栅的表面；并使后续形成于所述第四开口内的第一接触层与第二金属栅电隔离的同时，与至少一个第一掺杂区和至少一个第一金属栅电连接；所述第一接触层能够作为连接第一掺杂区和第一金属栅的共享接触结构（ShareContact）；其次，所述第四开口仅需采用一次刻蚀工艺即可形成，而且后续仅采用一次填充金属的工艺即可形成第一接触层，能够简化工艺。
半导体结构中，第二金属栅的顶部表面、低于第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层；所述第一金属栅、第三介质层和第一介质层表面具有第二介质层，而所述第二介质层和第一介质层内的第四开口暴露出至少一个第一掺杂区和第一金属栅的表面；因此，位于所述第四开口内具有第一接触层够与至少一个第一掺杂区和第一金属栅电连接，作为共享接触结构，且所述第一接触层的结构简单，有利于半导体器件的集成。
在另一半导体结构的形成方法中，在所述第二介质层和第一介质层内形成暴露出至少一个第一金属栅的第四开口的同时，形成暴露出至少一个第二掺杂区表面的第五开口；从而，后续能够在所述第四开口内形成第一接触层的同时，能够在所述第五开口内形成第二接触层；所述第一接触层能够与至少一个第一金属栅电连接，而与第二金属栅通过第三介质层电隔离；所述第二介质层能够与第二掺杂区电连接，且与第二金属栅通过第三介质层电隔离，能够用于作为自对准接触结构（SAC，Self-Aligned Contact）；所述第一接触层和第二接触层同时形成，进一步简化了工艺。
所述半导体结构中，位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层和第一介质层内同时具有第一接触层和第二接触层；所述第一接触层能够与至少一个第一金属栅电连接，而与第二金属栅通过第三介质层电隔离；而所述第二接触层能够与第二掺杂区电连接，且与第二金属栅通过第三介质层电隔离，能够用于作为自对准接触结构；所述第一接触层和第二接触层的结构简单，有利于半导体器件的集成。
附图说明
图1是现有技术具有高K介质层和金属栅极结构的晶体管的剖面结构示意图；
图2是在具有高K介质层和金属栅极结构的晶体管的后段工艺中所形成共享接触结构示意图；
图3至图7是本发明第一实施例所述的半导体结构的形成过程的剖面结构示意图；
图8和图9是本发明第二实施例所述的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的具有高K介质层和金属栅极结构的晶体管的后段工艺较为复杂，会增加工艺时间及成本。
经过本发明的发明人研究发现，请参考图2，现有的具有高K介质层和金属栅极结构的晶体管的后段工艺中，所形成的电互连结构包括共享接触结构（Share Contact），所述共享接触结构由位于源区106a表面的第一导电插塞124、位于金属栅极层103表面的第二导电插塞125、以及位于第一导电插塞124和第二导电插塞125表面的导电层126构成。
其中，所述第一导电插塞124和第二导电插塞125需要通过沉积工艺在第一开口和第二开口内填充金属，并采用化学机械抛光工艺去除高于第二介质层120表面的金属，所述导电层126也需要通过沉积工艺、以及所述沉积工艺之后的刻蚀工艺形成。所述共享接触结构的过程较为复杂，不利于提高效率以及降低成本；其次，由于第一开口和第二开口的深宽比较大，容易在填充的金属内产生缺陷，导致器件性能不良；并且，由于所述第一导电插塞124和第二导电插塞125顶部表面的面积相对于第二介质层120的面积过小，后续化学机械抛光工艺时容易造成所述第二介质层120表面的形貌不良，使器件的稳定性降低。
经过本发明的发明人进一步研究，提出了一种半导体结构的形成方法，能够简化形成共享接触结构的工艺，并使所形成的共享接触结构简单，有利于半导体器件的集成。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
图3至图7是本发明第一实施例所述的半导体结构的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底400，所述半导体衬底400表面具有第一介质层401，所述第一介质层401内具有第二开口（未示出）和第一开口（未示出），所述第一开口和第二开口暴露出半导体衬底400，各第一开口两侧的半导体衬底400内均具有第一掺杂区402，所述第一开口底部和侧壁表面具有第一栅介质层410，所述第一栅介质层410表面具有第一金属栅411，所述第二开口底部和侧壁表面具有第二栅介质层420，所述第二栅介质层420表面具有第二金属栅421，所述第一金属栅411和第二金属栅421的表面均与所述第一介质层401的表面齐平。
所述半导体衬底400用于为后续工艺提供工作平台；所述半导体衬底400为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。
所述第一栅介质层410和第二栅介质层420的材料为高K介质材料，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述第一金属栅411和第二金属栅421的材料为金属，所述金属包括：铜、钨、铝或银。
所述第一开口的数量等于1或大于1；当所述第一开口的数量大于1，且若干第一开口相邻时，所述第一掺杂区402位于相邻第一开口之间的半导体衬底400内；所述第一掺杂区402作为所形成的晶体管内的源区和漏区；此外，所述第一开口能够与第二开口相邻，且第一掺杂区402位于相邻第一开口和第二开口之间的半导体衬底400内；此外，所述第二开口的数量也能够等于1或大于1，而相邻的第二开口之间具有第二掺杂区403，且位于边缘的第二开口与位于边缘的第一开口相邻；在本实施例中，所述第一开口为1个，所述第二开口的数量为3个，且3个第二开口相邻。
在一实施例中，所述第一栅介质层410和第一金属栅411之间具有第一功函数层（未示出），所述第二栅介质层420和第二金属栅421之间具有第二功函数层（未示出）；所述第一功函数层和第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧；所述第一功函数层和第二功函数层用于调节所形成的晶体管的阈值电压，当所形成的晶体管为PMOS管时，所述第一功函数层或第二功函数层的材料需具有较高的功函数，当所形成的晶体管为NMOS管时，所述第一功函数层或第二功函数层的材料需具有较低的功函数，以降低所形成的晶体管的阈值电压。
在另一实施例中，所述第一栅介质层410和第二栅介质层420的表面还形成有保护层（未示出），所述保护层的材料为氮化钛或氮化钽，用于隔离所述第一栅介质层410与第一金属栅411，以及第二栅介质层420与第二金属栅421；所述保护层用于防止在晶体管的形成过程中，杂质经过栅介质层进入功函数层或金属栅内造成污染，或在晶体管工作时，防止在所述栅介质层和金属栅之间产生漏电流，提高隔离效果。
所述第一开口、第二开口、第一掺杂区402和第二掺杂区403的形成工艺为：在半导体衬底400表面形成若干相邻的第一伪栅极结构（未示出）和第二伪栅极结构（未示出），所述第一伪栅极结构和第二伪栅极结构的材料为多晶硅；采用离子注入工艺在各第一伪栅极结构两侧的半导体衬底400内形成第一掺杂区402，在相邻第二伪栅极结构之间的半导体衬底400内形成第二掺杂区403；在形成所述第一掺杂区402和第二掺杂区403之后，在所述半导体衬底400、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积第一介质薄膜；采用化学机械抛光工艺去除高于第一伪栅极结构和第二伪栅极结构表面的第一介质薄膜，形成与第一伪栅极结构和第二伪栅极结构表面齐平的第一介质层401；在形成所述第一介质层401之后，去除所述第一伪栅极结构和以形成第一开口，去除所述第二伪栅极结构以形成第二开口。
在形成所述第一开口和第二开口之后，在所述第一开口的侧壁和底部表面沉积栅介质薄膜；在所述栅介质薄膜表面沉积填充满所述第一开口的栅电极薄膜；采用化学机械抛光工艺去除高于所述第一介质层401表面的栅介质薄膜和栅电极薄膜，在第一开口内形成第一栅介质层410和第一金属栅411，在第二开口内形成第二栅介质层420和第二金属栅421。
在一实施例中，在形成第一介质薄膜之前，还包括：在所述半导体衬底400、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积阻挡层，所述阻挡层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，且与第一介质层的材料不同；所述阻挡层用于在为采用化学机械抛光工艺去除高于伪栅极结构表面的第一介质薄膜时，定义所述抛光工艺的停止位置，所述化学机械抛光工艺停止于所述阻挡层后，再进行过抛光，以暴露出第一伪栅极结构和第二伪栅极结构的表面。
在另一实施例中，在形成所述第一伪栅极结构和第二伪栅极结构之后，形成第一掺杂区402之前，分别在所述第一伪栅极结构和第二伪栅极结构两侧的半导体衬底400表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
需要说明的是，由于所述第一栅介质层410和第二栅介质层420的材料为高K介质材料，因此，所述第一栅介质层410和第二栅介质层420与半导体衬底400之间的界面不匹配，因此需要在第一开口和第二开口内沉积栅介质薄膜之前，采用热氧化工艺在所述第一开口和第二开口底部的半导体衬底400表面形成氧化硅层（未示出），以键合所述第一栅介质层410和第二栅介质层420与半导体衬底400，从而减少漏电流，使器件性能稳定。
请参考图4，刻蚀部分所述第二金属栅421，形成第三开口（未示出），使所述第二金属栅421的顶部表面低于所述第一金属栅411的顶部表面；在所述第三开口内形成第三介质层409，所述第三介质层409的表面与第一金属栅411的顶部表面齐平，且所述第三介质层409相对于第一介质层401具有刻蚀选择性。
为满足不同工业需求，形成高度不一的晶体管，需要经过刻蚀使所述第二金属栅421顶部表面低于第一金属栅411；而在所述第二金属栅421顶部表面低于第一金属栅411后，在所述第二金属栅421表面形成第三介质层409，能够使所述第二金属栅421与后续形成的第一接触层电隔离。
所述第三开口的形成工艺为刻蚀工艺，较佳的是各向异性的干法刻蚀工艺；本发明的实施例中，为避免刻蚀工艺中第一金属栅411被刻蚀，还包括：在进行所述刻蚀工艺之前，在所述第一金属栅411表面形成保护层；在所述刻蚀工艺之后，去除所述保护层。
需要说明的是，在本发明的其他实施例中，当第二金属栅421和第二栅介质层420之间还具有第二功函数层时，所述功函数层也需要被刻蚀，在此不再赘述。
由于后续形成的第一接触层仅需电连接第一金属411和第一掺杂区402，因此，在第一接触层电连接第一掺杂区402和第一金属栅411时，所述第三介质层409能够使所述第一接触层电隔离所述第二金属栅421；此外，所述第三介质层409同时形成于所述第二功函数层和第二金属栅421表面，起到电隔离的作用。
所述第三介质层409的材料为氮化硅，形成工艺为：在所述刻蚀第二金属栅421之后，在所述第三开口内、以及第一介质层401和第一金属栅411表面沉积第三介质薄膜；采用化学机械抛光工艺去除高于第一介质层401表面的第三介质薄膜，在所述第二金属栅421表面形成第三介质层409。
请参考图5，在所述第一金属栅411、第三介质层409和第一介质层401表面覆盖第二介质层406，所述第二介质层406相对于第三介质层409具有刻蚀选择性；在所述第二介质层406表面形成掩膜层407，所述掩膜层407暴露出至少一个第一掺杂区402和第一金属栅411位置对应的第二介质层406表面。
所述第二介质层406的材料为氧化硅和低K介质材料中的一种，所述第二介质层406的形成工艺为沉积工艺，较佳的是化学气相沉积工艺；由于所述第二介质层406形成于第一金属栅411的表面，后续形成于第二介质层406内的第一接触层用于电连接第一金属栅411。
所述掩膜层407具有暴露出至少一个第一掺杂区402和第一金属栅411对应位置的第二介质层表面的第六开口440，第六开口440定义了后续形成的第一接触层的位置。所述掩膜层407的材料为光刻胶，其形成工艺为：在所述第二介质层406表面采用旋涂工艺形成光刻胶薄膜；对所述光刻胶薄膜进行曝光显影以图形化，去除与第一金属栅411和第一掺杂区402位置对应的光刻胶薄膜，形成掩膜层407。
在本实施例中，所述掩膜层407仅暴露出一个第一金属栅411以及一个第一掺杂区402的对应位置，使后续以所述掩膜层407为掩膜形成的第二开口能够暴露出一个第一金属栅411和一个第一掺杂区402对应位置，则形成于所述第二开口内的第一接触层能够使所述第一金属栅411和第一掺杂区402电连接，从而构成共享接触结构。
需要说明的是，本实施例的掩膜层407还可以暴露出部分与第二金属栅421的位置对应的第二介质层406表面，所述掩膜层407暴露出的区域变大，降低了对于光刻工艺的精度要求；由于所述第二金属栅421表面具有第三介质层409，且所述第三介质层409相对于第二介质层406具有刻蚀选择性，而所述第二金属栅421两侧还具有侧墙；在后续刻蚀形成第二开口时，所述第三介质层409和侧墙能够保护第二金属栅421和第二栅介质层420不受损伤；从而避免了光刻工艺暴露出第一金属栅411时，由于工艺误差而额外暴露出第二金属栅421的问题，进而保证所形成的器件性能稳定。
在另一实施例中，所述掩膜层同时暴露出所述第一金属栅411，及其两侧的第一掺杂区402的对应位置；当以所述掩膜层为掩膜，刻蚀第一介质层401和第二介质层406之后，所形成的第二开口能够暴露出所述第一金属栅411、及其两侧的第一掺杂区402表面；使后续形成于所述第二开口内的第一接触层能够与所述第一金属栅411、及其两侧的第一掺杂区402同时电连接。
在其他实施例中，当所述第一开口的数量大于1时，所述掩膜层能够暴露出任一第一掺杂区、以及位于所述第一掺杂区两侧的第一金属栅的对应位置，使后续所形成的第一接触层能够同时与所述地任一第一掺杂区、及其两侧的第一金属栅电连接。
所述掩膜层409所暴露出的区域尺寸及位置能够根据所需形成的第一接触层的具体工艺需求而进行调整，在此不应过于限定。
请参考图6，所述掩膜层407为掩膜，刻蚀所述第二介质层406和第一介质层401，直至暴露出至少一个第一掺杂区402和第一金属栅411表面为止，形成第四开口441。
所述刻蚀所述第二介质层406和第一介质层401的工艺较佳的是各向异性的干法刻蚀工艺；由于所述第二介质层406的材料与所述第一金属栅411的材料不同，因此刻蚀所述第二介质层406的工艺不会损伤所述第一金属栅411表面，而位于所述第一金属栅411和第二金属栅421之间的第一介质层401继续被刻蚀；在刻蚀所述第一介质层401时，由于侧墙的保护，使第一金属栅411和第二金属栅421的侧壁表面免受损伤；因此，仅需进行一次光刻和刻蚀工艺即可形成同时暴露出第一掺杂区402和第一金属栅411的第四开口441；而后续仅需采用一次沉积和抛光工艺即可形成同时电连接第一掺杂区402和第一金属栅411的第一接触层，所形成的第一接触层能够作为共享接触结构，而所述第一接触层的形成工艺简单，能够降低工艺成本，且提高工艺效率；而且，所述第四开口441的顶部尺寸较大，使形成于所述第四开口441内的第一接触层的顶部表面尺寸较大，后续采用抛光工艺去除高于第二介质层406表面的金属材料时，对所述第二介质层406的损伤较小，所形成的器件性能更为稳定。
所述第二金属栅421的表面具有第三介质层409的保护，因此所形成的第四开口441不会暴露出所述第二金属栅421，后续形成于所述第四开口441内的第一接触层与所述第二金属栅421通过所述第三介质层409电隔离；需要说明的是，在所述刻蚀工艺中，由于部分厚度的第三介质层409会被去除，因此，所述第三介质层409的厚度需要根据所述刻蚀工艺而定，以保证所述第三介质层409的隔离效果。
在一实施例中，当所述第一介质层401与半导体衬底400、第一栅介质410和第二栅介质420之间具有阻挡层时，在刻蚀所述第一介质层401时，与第一栅介质410和第二栅介质420接触的阻挡层被保留，能够进一步保护第一金属栅411和第二金属栅421的侧壁在刻蚀工艺中不受损伤；而位于第四开口441底部的阻挡层在去除第一介质层401之后被去除。
在另一实施例中，当所述掩膜层同时暴露出所述第一金属栅411，及其两侧的第一掺杂区402的对应位置时，刻蚀所形成的第四开口能够暴露出所述第一金属栅411，及其两侧的第一掺杂区402表面，后续所形成的第一接触层能够同时电连接所述第一金属栅411，及其两侧的第一掺杂区402。
在其他实施例中，所述第一开口的数量大于1，且掩膜层能够暴露出任一第一掺杂区402、以及位于所述第一掺杂区402两侧的第一金属栅411的对应位置时，刻蚀形成的第四开口能够同时暴露出所述第一掺杂区402、及其两侧的第一金属栅411，使后续所形成的第一接触层能够同时与所述第一掺杂区402、以及位于所述第一掺杂区402两侧的第一金属栅411电连接。
请参考图7，所述第四开口441（如图6所示）内填充满金属，形成第一接触层442，所述第一接触层442的表面与所述第二介质层406的顶部表面齐平，且所述第一接触层442与至少一个第一金属栅411和至少一个第一掺杂区402电连接。
需要说明的是，在所述第四开口441内填充满金属之前，所述去除掩膜层407（如图6所示）。
所述第一接触层442的形成步骤为：采用沉积工艺或电镀工艺填充钛或钨金属；在所述第四开口441内填充满金属之后，采用化学机械抛光工艺去除高于第二介质层406表面的金属。
由于所述第四开口441的顶部尺寸较大，有利于填充的钛或钨金属，使所形成的第一接触层442的质量良好，所形成的器件性能稳定。而且，所述化学机械抛光工艺去除高于第二介质层406表面的金属时，对所述第二介质层406的表面损伤减小，有利于提高所形成的器件稳定性。
在一实施例中，在填充导电材料之前，在所述第二介质层406表面、以及第四开口441的侧壁和底部表面形成停止层（未图出），所述第一接触层442形成于所述停止层表面，所述停止层的材料为氮化钛或氮化钽；所述停止层定义了化学机械抛光的停止位置，当抛光至所述停止层之后，再进行一定的过抛光，以暴露出第二介质层406表面。
在本实施例中，所述第一接触层442能够与第一金属栅411和至少一个第一掺杂区402电连接，形成共享接触结构；在另一实施例中，所述第四开口能够同时暴露出所述第一金属栅411，及其两侧的第一掺杂区402表面，使所述第一接触层442能够同时电连接所述第一金属栅411，及其两侧的第一掺杂区402。
在其他实施例中，所述第一开口的数量大于1，且第四开口能够同时暴露出所述第一掺杂区402、及其两侧的第一金属栅411，所形成的第一接触层能够同时与所述第一掺杂区402、以及位于所述第一掺杂区402两侧的第一金属栅411电连接。
本实施例中，刻蚀所述第二金属栅的顶部，使所述第二金属栅低于第一金属栅的顶部表面，并在所述第二金属栅表面形成第三介质层，所述第三介质层相对于第一介质层以及后续形成的第二介质层均具有刻蚀选择性；因此，在所述第二介质层和第一介质层内形成暴露出至少一个第一掺杂区和至少一个第一金属栅的第四开口时，所述第三介质层能够保护所述第二金属栅的表面，并使后续形成于所述第四开口内的第一接触层与第二金属栅电隔离；所述第一接触层能够同时与至少一个第一掺杂区和至少一个第一金属栅电连接，并与第二金属栅电隔离，即作为连接第一掺杂区和第一金属栅的共享接触结构；其次，所述第四开口仅需采用一次刻蚀工艺即可形成，而且后续仅采用一次填充金属的工艺即可形成第一接触层，能够简化工艺。
相应的，本实施例还提供一种半导体结构，请继续参考图6，包括：半导体衬底400，所述半导体衬底400表面具有第一介质层401，所述第一介质层401内具有若干相邻的第一开口、以及若干相邻的第二开口，所述第一开口和第二开口暴露出半导体衬底400，各第一开口两侧的半导体衬底400内分别具有第一掺杂区402；位于所述第一开口底部和侧壁表面的第一栅介质层410，位于所述第一栅介质层410表面的第一金属栅411，所述第一金属栅411的表面与所述第一介质层401的表面齐平；所述第二开口底部和侧壁表面的第二栅介质层420，位于所述第二栅介质层420表面的第二金属栅421，所述第二金属栅421的顶部表面低于所述第一金属栅411的顶部表面；位于所述第二金属栅421表面的第三介质层409，所述第三介质层409的表面与第一金属栅411的顶部表面齐平，且所述第三介质层409相对于第一介质层401具有刻蚀选择性；覆盖于所述第一金属栅411、第三介质层409和第一介质层401表面的第二介质层406，所述第二介质层406相对于第三介质层409具有刻蚀选择性；位于所述第二介质层406和第一介质层401内的第四开口，所述第四开口暴露出至少一个第一掺杂区402和至少一个第一金属栅411的表面；位于所述第四开口内的第一接触层442，所述第一接触层442的表面与所述第二介质层406的顶部表面齐平，且所述第一接触层442与至少一个第一掺杂区402和至少一个第一金属栅411电连接。
本实施例的半导体结构中，第一接触层与至少一个第一掺杂区和至少一个第一金属栅电连接，并与第二金属栅通过第三介质层电隔离，作为共享接触结构，且所述第一接触层的结构简单，有利于半导体器件的集成。
第二实施例
与本发明的第一实施例不同，本发明的第二实施例中，能够同时形成第一接触层和第二接触层，所述第一接触层作为共享接触结构，而所述第二接触层作为自对准接触结构。
在形成如第一实施例的图4所示结构的基础上，请参考图8，在所述第三介质层409、第一金属栅411和第一介质层401表面形成第二介质层406，所述第二介质层406相对于所述第三介质层409具有刻蚀选择性；在所述第二介质层406表面形成掩膜层407，所述掩膜层407内具有第六开口（未示出）和第七开口（未示出），所述第六开口暴露出与至少一个第一金属栅411位置对应的第二介质层406表面，所述第七开口暴露出与至少一个第二掺杂区403的位置对应的第二介质层406表面；以所述掩膜层407为掩膜，刻蚀所述第二介质层404和第一介质层401，在第二介质层404和第一介质层401内形成第四开口441和第五开口451，所述第四开口441暴露出至少一个第一金属栅411表面，所述第五开口451暴露出至少一个第二掺杂区403表面。
所述第二介质层406和掩膜层407的材料及形成工艺如第一实施例所述的第二介质层和掩膜层，在此不作赘述。
所述掩膜层407在暴露出与至少一个第一金属栅411位置对应的同时，所述第七开口还暴露出与至少一个第二掺杂区403的位置对应的第二介质层406表面；同时刻蚀第二介质层406和第一介质层401，能够形成暴露出至少一个第一金属栅411的第四开口441，以及暴露出至少一个第二掺杂区403的第五开口421；进而，后续能够同时在第四开口441内形成第一接触层，在第五开口451内形成第二接触层，从而使半导体器件的形成工艺进一步简化；其中，所述第二接触层为自对准接触结构，而第一接触层为共享接触结构。
所述掩膜层407内的第七开口定义了后续需要形成第二接触层的位置及图形，使所述第二接触层能够与至少一个第二掺杂区403电连接；由于第二金属栅421表面均形成有第三介质层409，且所述第三介质层409相对于第二介质层406和第一介质层401具有刻蚀选择性，使刻蚀第二介质层406的工艺停止于所述第三介质层409表面，而位于相邻第二金属栅421之间的第一介质层401继续被刻蚀，并暴露出第二掺杂区403；后续形成于所述第二掺杂区403表面的第二接触层能够通过所述第三介质层409与第二金属栅421电隔离；因此，所述第七开口能够在暴露出所述第二掺杂区403的对应位置的同时，暴露出部分第三介质层409的对应位置，使所述第七开口的尺寸较大，降低了形成所述第七开口时对于光刻工艺的精度要求。
在一实施例中，所述第四开口441能够同时暴露出至少一个第一金属栅411表面、以及至少一个第一掺杂区402的表面；则后续形成于所述第四开口441内的所述第一接触层与至少一个第一掺杂区402和至少一个第一金属栅411电连接，使所述第一接触层作为共享接触结构；在本实施例中，所述第四开口441暴露出第一金属栅411和第一掺杂区402的表面，所述第四开口441和第五开口451的形成方法为：以所述掩膜层407为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二介质层和第一介质层，直至暴露出第一掺杂区402和第二掺杂区403的表面为止。
本实施例中的第四开口441的实施例与第一实施例中的第四开口相同，在此不做赘述。
在另一实施例中，所述第四开口能够仅暴露出至少一个第一金属栅的表面，而所述第四开口的底部具有第一介质层401与第一掺杂区电隔离402；则形成于所述第四开口内的第一接触层与至少一个第一金属栅411电连接，且与所述第一掺杂区402通过第一介质层401电隔离，使所述第一接触层仅用于使第一金属栅411与其他器件电连接；所述第四开口和第五开口的形成方法为：以所述掩膜层407为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第六开口和第七开口底部的第二介质层406直至暴露出第一介质层401为止，在所述第六开口底部形成暴露出第一金属栅411的第四开口；在所述第四开口内形成保护层，以所述保护层和掩膜层为掩膜，继续采用各向异性的干法刻蚀工艺刻蚀所述第一介质层401，直至暴露出第二掺杂区403的表面为止，形成第五开口，并去除所述保护层。
请参考图9，在所述第四开口441（如图8所示）和第五开口451（如图8所示）内填充满金属，在所述第四开口441内形成第一接触层442，在所述第五开口451形成第二接触层452，所述第一接触层442和第二接触层452的表面与所述第二介质层406的顶部表面齐平，所述第一接触层442与至少一个第一金属栅441电连接，所述第二接触层452与至少一个第二掺杂区403电连接。
所述第一接触层442第二接触层452的材料和形成工艺与第一实施例的第一接触层相同，在此不做赘述。
在本实施例中，所述第一接触层408与所述第一金属栅411和第一掺杂区402a电连接，作为共享接触结构；所述第二接触层452与第二掺杂区403电连接，与第二金属栅421之间分别由第三介质层409电隔离，作为自对准接触结构。
在其他实施例中，所述第一接触层与至少一个第一金属栅411电连接，且与所述第一掺杂区402通过第一介质层401电隔离，使所述第一接触层仅用于使第一金属栅411与其他器件电连接，以满足具体的工业需求。
本实施例能够在形成第一接触层的同时，形成第二接触层，进一步简化了工艺；所述第一接触层能够同时与至少一个第一掺杂区和至少一个第一金属栅电连接，而与第二金属栅通过第三介质层电隔离，能够作为连接第一掺杂区和第一金属栅的共享接触结构；所述第二接触层能够与第二掺杂区电连接，且与第二金属栅通过第三介质层电隔离，能够用于作为自对准接触结构。
相应的，本实施例还提供一种半导体结构，本实施例的半导体结构相对于第一实施例所述的半导体结构，其区别在于，请继续参考图9，所述第二介质层406和第一介质层401内具有第四开口和第五开口，所述第四开口暴露出至少一个第一金属栅411表面，所述第五开口暴露出至少一个第二掺杂区403表面；所述第四开口内具有第一接触层442，所述第五开口内具有第二接触层452，所述第一接触层442和第二接触层452的表面与所述第二介质层406的顶部表面齐平，所述第一接触层442与至少一个第一金属栅411电连接，所述第二接触层452与至少一个第二掺杂区403电连接。
本实施例的半导体结构中，所述第一接触层能够同时与至少一个第一金属栅电连接，而与第二金属栅通过第三介质层电隔离，能够用于使第一金属栅与其他半导体器件电连接；而所述第二接触层能够与第二掺杂区电连接，且与第二金属栅通过第三介质层电隔离，能够用于作为自对准接触结构。
需要说明的是，上述所有实施例仅以平面结构的晶体管为例进行说明。在其他实施例中，所述晶体管结构还可以为三维结构，例如，鳍式场效应管（FinFET）。尤其是在三维结构的晶体管中，本发明实施例所述的晶体管的形成方法具有较好的效果，能够形成性能良好且稳定的三维结构晶体管。具体过程请参考前文的相关描述，在此不再赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (39)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底的第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；
在所述第一金属栅、第三介质层和第一介质层表面覆盖第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；
在所述第二介质层和第一介质层内形成第四开口，所述第四开口暴露出至少一个第一掺杂区和第一金属栅的表面；
在所述第四开口内形成第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第四开口还暴露出部分第三介质层表面；位于所述第四开口内的第一接触层与所述第二金属栅之间通过所述第三介质层电隔离。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一开口的数量大于或等于1，所述第二开口的数量大于或等于1。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述第四开口的形成方法为：在所述第二介质层表面形成掩膜层，所述掩膜层暴露出与至少一个第一掺杂区和至少一个第一金属栅位置对应的第二介质层表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二介质层和第一介质层，直至暴露出第一掺杂区表面为止。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一开口、第二开口和第一掺杂区的形成工艺为：在半导体衬底表面形成第二伪栅极结构和若干相邻的第一伪栅极结构，所述第一伪栅极结构和第二伪栅极结构的材料为多晶硅；采用离子注入工艺在各第一伪栅极结构两侧的半导体衬底内分别形成第一掺杂区；在形成所述第一掺杂区之后，在所述半导体衬底、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积第一介质薄膜；采用化学机械抛光工艺去除高于第一伪栅极结构和第二伪栅极结构表面的第一介质薄膜，形成与第一伪栅极结构和第二伪栅极结构表面齐平的第一介质层；在形成所述第一介质层之后，去除所述第一伪栅极结构并形成第一开口，去除所述第二伪栅极结构并形成第二开口。
6.如权利要求5所述半导体结构的形成方法，其特征在于，在形成第一介质薄膜之前，在所述半导体衬底、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积阻挡层，所述阻挡层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅；所述化学机械抛光工艺停止于所述阻挡层表面，并进行过抛光暴露出第一伪栅极结构和第二伪栅极结构表面。
7.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在栅介质层两侧的半导体衬底表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
8.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在第一栅介质层和第一金属栅之间形成第一功函数层，以及位于第二栅介质层和第二金属栅之间的第二功函数层，所述第一功函数层和第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述第一金属栅和第二金属栅的材料为铜、钨、铝或银，所述第一介质层和第二介质层的材料为氧化硅和低K介质材料中的一种，所述第三介质层的材料为氮化硅，所述第一接触层的材料为钛或钨。
10.一种半导体结构，其特征在于，包括：半导体衬底；位于所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；位于所述第二介质层和第一介质层内的第四开口，所述第四开口暴露出至少一个第一掺杂区和至少一个第一金属栅的表面；位于所述第四开口内的第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
11.如权利要求10所述半导体结构，其特征在于，所述第四开口还暴露出部分第三介质层表面；位于所述第四开口内的第一接触层与所述第二金属栅之间通过所述第三介质层电隔离。
12.如权利要求10所述半导体结构，其特征在于，所述第一开口的数量大于或等于1，所述第二开口的数量大于或等于1。
13.如权利要求10所述半导体结构，其特征在于，还包括：位于第一介质层与半导体衬底和栅介质层之间的阻挡层，所述阻挡层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅。
14.如权利要求10所述半导体结构，其特征在于，还包括：位于栅介质层两侧的半导体衬底表面的侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
15.如权利要求10所述半导体结构，其特征在于，还包括：位于栅介质层和第一金属栅之间的第一功函数层，以及位于栅介质层和第二金属栅之间的第二功函数层，所述第一功函数层和第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
16.如权利要求10所述半导体结构，其特征在于，所述栅介质层的材料为高K介质材料，所述第一金属栅和第二金属栅的材料为铜、钨、铝或银，所述第一介质层和第二介质层的材料为氧化硅和低K介质材料中的一种，所述第三介质层的材料为氮化硅，所述第一接触层的材料为钛或钨。
17.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口、以及若干相邻的第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，相邻的第二开口之间的半导体衬底内具有第二掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；
在所述第一金属栅、第三介质层和第一介质层表面覆盖第二介质层，所述第二介质层的材料相对于第三介质层具有刻蚀选择性；
在第二介质层和第一介质层内形成第四开口和第五开口，所述第四开口至少暴露出第一金属栅表面，所述第五开口暴露出至少一个第二掺杂区表面；
在所述第四开口内形成第一接触层，在所述第五开口形成第二接触层，所述第一接触层至少与第一金属栅电连接，所述第二接触层与至少一个第二掺杂区电连接。
18.如权利要求17所述半导体结构的形成方法，其特征在于，所述第四开口还暴露出至少一个第一掺杂区的表面；位于所述第四开口内的所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
19.如权利要求18所述半导体结构的形成方法，其特征在于，所述第四开口和第五开口的形成方法为：在所述第二介质层表面形成掩膜层，所述掩膜层具有第六开口和第七开口，所述第六开口暴露出与第一金属栅以及至少一个第一掺杂区位置对应的第二介质层表面，所述第七开口暴露出与至少一个第二掺杂区表面位置对应的第二介质层表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二介质层和第一介质层，直至暴露出第一掺杂区和第二掺杂区的表面为止。
20.如权利要求17所述半导体结构的形成方法，其特征在于，所述第四开口的底部具有第一介质层与第一掺杂区电隔离；位于所述第四开口内的第一接触层仅与第一金属栅电连接，且与所述第一掺杂区通过第一介质层电隔离。
21.如权利要求20所述半导体结构的形成方法，其特征在于，所述第四开口和第五开口的形成方法为：在所述第二介质层表面形成掩膜层，所述掩膜层具有第六开口和第七开口，所述第六开口暴露出与第一金属栅位置对应的第二介质层表面，所述第七开口暴露出与至少一个第二掺杂区的位置对应的第二介质层表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第六开口和第七开口底部的第二介质层直至暴露出第一介质层为止，在所述第六开口底部形成暴露出第一金属栅的第四开口；在所述第四开口内形成保护层，以所述保护层和掩膜层为掩膜，继续采用各向异性的干法刻蚀工艺刻蚀所述第一介质层，直至暴露出第二掺杂区的表面为止，形成第五开口，并去除所述保护层。
22.如权利要求17所述半导体结构的形成方法，其特征在于，所述第四开口还暴露出部分第三介质层表面；位于所述第四开口内的第一接触层与所述第二金属栅之间通过所述第三介质层电隔离。
23.如权利要求17所述半导体结构的形成方法，其特征在于，所述第五开口还暴露出部分第三介质层表面；位于所述第五开口内的第二接触层与所述第二金属栅之间通过所述第三介质层电隔离。
24.如权利要求17所述半导体结构的形成方法，其特征在于，所述第一开口的数量大于或等于1，所述第二开口的数量大于或等于1。
25.如权利要求17所述半导体结构的形成方法，其特征在于，还包括：在栅介质层两侧的半导体衬底表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
26.如权利要求17所述半导体结构的形成方法，其特征在于，所述第一开口、第二开口和第一掺杂区的形成工艺为：在半导体衬底表面形成若干相邻的第一伪栅极结构、和若干相邻的第二伪栅极结构，所述第一伪栅极结构和第二伪栅极结构的材料为多晶硅；采用离子注入工艺在各第一伪栅极结构两侧的半导体衬底内均形成第一掺杂区，在第二伪栅极结构之间的半导体衬底内形成第二掺杂区；在形成所述第一掺杂区和第二掺杂区之后，在所述半导体衬底、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积第一介质薄膜；采用化学机械抛光工艺去除高于第一伪栅极结构和第二伪栅极结构表面的第一介质薄膜，形成与第一伪栅极结构和第二伪栅极结构表面齐平的第一介质层；在形成所述第一介质层之后，去除所述第一伪栅极结构并形成第一开口，去除所述第二伪栅极结构并形成第二开口。
27.如权利要求26所述半导体结构的形成方法，其特征在于，在形成第一介质薄膜之前，在所述半导体衬底、第一伪栅极结构和第二伪栅极结构的侧壁和顶部表面沉积阻挡层，所述阻挡层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅；所述化学机械抛光工艺停止于所述阻挡层表面，并进行过抛光暴露出第一伪栅极结构和第二伪栅极结构表面。
28.如权利要求17所述半导体结构的形成方法，其特征在于，还包括：在栅介质层和第一金属栅之间形成第一功函数层，以及位于栅介质层和第二金属栅之间的第二功函数层，所述第一功函数层和第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
29.如权利要求17所述半导体结构的形成方法，其特征在于，所述介质层的材料为高K介质材料，所述第一金属栅和第二金属栅的材料为铜、钨、铝或银，所述第一介质层和第二介质层的材料为氧化硅和低K介质材料中的一种，所述第三介质层的材料为氮化硅，所述第一接触层的材料为钛或钨。
30.一种半导体结构，其特征在于，包括：半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口、以及若干相邻的第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，相邻的第二开口之间的半导体衬底内具有第二掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层，所述第二介质层的材料相对于第三介质层具有刻蚀选择性；位于所述第二介质层和第一介质层内形成第四开口和第五开口，所述第四开口暴露出至少一个第一金属栅表面，所述第五开口暴露出至少一个第二掺杂区表面；位于所述第四开口内的第一接触层，以及位于所述第五开口内的第二接触层，所述第一接触层至少与第一金属栅电连接，所述第二接触层与至少一个第二掺杂区电连接。所述第一接触层与至少一个第一金属栅电连接，所述第二接触层与至少一个第二掺杂区电连接。
31.如权利要求30所述半导体结构，其特征在于，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。
32.如权利要求30所述半导体结构，其特征在于，所述第一接触层与第一金属栅电连接，且与所述第一掺杂区通过第一介质层电隔离。
33.如权利要求30所述半导体结构，其特征在于，所述第一开口的数量大于或等于1，所述第二开口的数量大于或等于1。
34.如权利要求30所述半导体结构，其特征在于，所述第四开口还暴露出部分第三介质层表面；位于所述第四开口内的第一接触层与所述第二金属栅之间通过所述第三介质层电隔离。
35.如权利要求30所述半导体结构，其特征在于，所述第五开口还暴露部分出所述第三介质层表面；位于所述第五开口内的第二接触层与所述第二金属栅之间通过所述第三介质层电隔离。
36.如权利要求30所述半导体结构，其特征在于，位于第一介质层与半导体衬底、第一栅介质层和第二栅介质层之间的阻挡层，所述阻挡层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅。
37.如权利要求30所述半导体结构，其特征在于，还包括：位于栅介质层两侧的半导体衬底表面的侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
38.如权利要求30所述半导体结构，其特征在于，还包括：位于栅介质层和第一金属栅之间的第一功函数层，以及位于栅介质层和第二金属栅之间的第二功函数层，所述第一功函数层和第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
39.如权利要求30所述半导体结构，其特征在于，所述栅介质层的材料为高K介质材料，所述第一金属栅和第二金属栅的材料为铜、钨、铝或银，所述第一介质层和第二介质层的材料为氧化硅和低K介质材料中的一种，所述第三介质层的材料为氮化硅，所述第一接触层的材料为钛或钨。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122845A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 接触结构制造方法
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN112750702A (zh) * 2019-10-31 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN115295615A (zh) * 2022-10-08 2022-11-04 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079167A1 (en) * 2014-09-12 2016-03-17 Qualcomm Incorporated Tie-off structures for middle-of-line (mol) manufactured integrated circuits, and related methods
US9620454B2 (en) 2014-09-12 2017-04-11 Qualcomm Incorporated Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods
TWI662625B (zh) * 2015-01-19 2019-06-11 聯華電子股份有限公司 半導體元件及其製作方法
CN106033742B (zh) * 2015-03-20 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9728505B2 (en) * 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US10109740B2 (en) * 2016-07-18 2018-10-23 International Business Machines Corporation Programmable bulk FinFET antifuses
KR102557123B1 (ko) 2017-01-02 2023-07-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US10943829B2 (en) * 2018-10-23 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Slot contacts and method forming same
CN113517337B (zh) * 2021-07-13 2023-10-10 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752317A (zh) * 2008-11-14 2010-06-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
US20110049642A1 (en) * 2009-08-31 2011-03-03 Thilo Scheiper Work function adjustment in high-k gate stacks including gate dielectrics of different thickness
CN102456613A (zh) * 2010-10-29 2012-05-16 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102468174A (zh) * 2010-11-18 2012-05-23 中国科学院微电子研究所 一种半导体器件及其形成方法
CN102487048A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210339A1 (en) 2006-03-09 2007-09-13 Geethakrishnan Narasimhan Shared contact structures for integrated circuits
US9130023B2 (en) * 2012-06-05 2015-09-08 Kabushiki Kaisha Toshiba Isolated insulating gate structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752317A (zh) * 2008-11-14 2010-06-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
US20110049642A1 (en) * 2009-08-31 2011-03-03 Thilo Scheiper Work function adjustment in high-k gate stacks including gate dielectrics of different thickness
CN102456613A (zh) * 2010-10-29 2012-05-16 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102468174A (zh) * 2010-11-18 2012-05-23 中国科学院微电子研究所 一种半导体器件及其形成方法
CN102487048A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122845A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 接触结构制造方法
US11282750B2 (en) 2016-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of fabricating the same
CN108122845B (zh) * 2016-11-29 2022-04-05 台湾积体电路制造股份有限公司 接触结构制造方法及半导体装置
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN109309053B (zh) * 2017-07-26 2021-02-12 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法
CN112750702A (zh) * 2019-10-31 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN112750702B (zh) * 2019-10-31 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN115295615A (zh) * 2022-10-08 2022-11-04 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

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US20140191339A1 (en) 2014-07-10

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