CN113517337B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其形成方法，半导体结构包括：衬底；栅极结构，所述栅极结构位于所述衬底上；多个掺杂区，位于所述衬底内，且位于所述栅极结构的两侧；所述掺杂区包括第一掺杂区和第二掺杂区，所述第一掺杂区掺杂离子的浓度大于所述第二掺杂区掺杂离子的浓度；所述第一掺杂区远离所述栅极结构的侧壁；电接触层，所述电接触层与所述第一掺杂区远离所述栅极结构的侧壁相接触，且所述电接触层的顶面高于所述衬底的表面；介质层，所述介质层填充于所述电接触层和所述栅极结构之间。本发明实施例有利于提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，半导体器件的特征尺寸不断减小，特别是有效栅长(effective gate length)的缩短，短沟道效应(Short-channel effects)导致的源漏区漏电问题，对器件可靠性提出了挑战。
如何改善半导体结构中栅极结构和源漏区漏电流的问题，提高半导体器件的可靠性，已成为本领域技术人员亟待解决的一个重要问题。
发明内容
本发明实施例通过一种半导体结构及其形成方法，有利于解决半导体结构中栅极结构和源漏区漏电流的问题。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；栅极结构，所述栅极结构位于所述衬底上；多个掺杂区，位于所述衬底内，且位于所述栅极结构的两侧；所述掺杂区包括第一掺杂区和第二掺杂区，所述第一掺杂区掺杂离子的浓度大于所述第二掺杂区掺杂离子的浓度；所述第一掺杂区远离所述栅极结构的侧壁；电接触层，所述电接触层与所述第一掺杂区远离所述栅极结构的侧壁相接触，且所述电接触层的顶面高于所述衬底的表面；介质层，所述介质层填充于所述电接触层和所述栅极结构之间。
另外，所述电接触层包括第一电接触层和第二电接触层，所述第一电接触层与所述第一掺杂区远离所述栅极结构的侧壁相接触；所述第二电接触层位于所述第一电接触层上，在垂直于所述栅极结构侧壁的方向上，所述第二电接触层与所述栅极结构的距离，大于所述第一电接触层与所述栅极结构的距离。
另外，所述第一电接触层的顶面不高于所述衬底的表面；所述第二电接触层远离所述栅极结构的侧壁与所述第一电接触层远离所述栅极结构的侧壁齐平，在垂直于所述栅极结构侧壁的方向上，所述第二电接触层的宽度小于所述第一电接触层的宽度。
另外，所述第一电接触层与所述第一掺杂区远离所述栅极结构的整个侧壁相接触。
另外，在所述掺杂区侧壁的延伸方向上，所述第二电接触层的长度小于等于所述第一电接触层的长度。
另外，所述第一电接触层的材料和所述第二电接触层的材料相同。
另外，所述介质层包括沿远离所述栅极结构侧壁方向依次排布的第一介质层和第二介质层；所述第一介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；所述第二介质层位于所述第一介质层和所述第二电接触层之间。
另外，所述电接触层的宽度在垂直于所述衬底表面的方向上不变。
另外，所述第二掺杂区和所述第一掺杂区依次沿远离所述栅极结构侧壁的方向排布。
另外，所述第一掺杂区形成于所述第二掺杂区之中，且所述第二掺杂区远离所述栅极结构的侧壁和所述第一掺杂区远离所述栅极结构的侧壁齐平。
另外，所述电接触层还包括：金属半导体化合物层，所述金属半导体化合物层的材料的电阻率大于所述第一掺杂区的材料的电阻率，且所述金属半导体化合物层与所述第一掺杂区远离所述栅极结构的侧壁相接触。
本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底和栅极结构，所述栅极结构位于所述衬底上；对所述衬底进行离子注入以在所述衬底内形成多个掺杂区，所述掺杂区位于所述栅极结构的两侧；所述掺杂区包括第一掺杂区和第二掺杂区，所述第一掺杂区掺杂离子的浓度大于所述第二掺杂区掺杂离子的浓度；所述第一掺杂区远离所述栅极结构的侧壁；去除部分所述衬底，形成沟槽，所述沟槽暴露出所述第一掺杂区远离所述栅极结构的侧壁；形成电接触层，所述电接触层填充满所述沟槽，且与所述第一掺杂区远离所述栅极结构的侧壁相接触，所述电接触层的顶面高于所述衬底的表面；形成介质层，所述介质层填充于所述电接触层和所述栅极结构之间。
另外，形成所述电接触层和所述介质层的具体步骤包括：在形成所述栅极结构之后，在所述栅极结构表面形成所述介质层，所述介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；在形成所述沟槽之后，形成所述电接触层，所述电接触层填充所述沟槽且位于所述介质层的侧壁，在垂直于所述衬底表面的方向上，所述电接触层的宽度相同。
另外，形成所述介质层的步骤包括：形成初始介质层，所述初始介质层覆盖所述栅极结构的表面和所述衬底的表面，在垂直于所述栅极结构侧壁的方向上，位于所述栅极结构侧壁的所述初始介质层的厚度等于所述掺杂区顶面的宽度；在刻蚀所述衬底之前，刻蚀部分所述初始介质层，暴露出所述衬底表面，剩余的所述初始介质层作为所述介质层。
另外，形成所述电接触层和所述介质层的具体步骤包括：在形成所述栅极结构之后，在所述栅极结构表面形成第一介质层，所述第一介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；在形成所述沟槽之后，形成初始电接触层，所述初始电接触层填充满所述沟槽，且所述初始电接触层位于所述栅极结构的一侧；去除部分位于所述栅极结构侧壁的所述初始电接触层，剩余的所述初始电接触层作为所述电接触层，所述电接触层和所述栅极结构的侧壁围成凹槽；填充所述凹槽，形成第二介质层，所述第一介质层和所述第二介质层构成所述介质层。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例中，第一掺杂区掺杂离子的浓度大于第二掺杂区掺杂离子的浓度，且第一掺杂区远离栅极结构的侧壁，保证了大部分的掺杂离子远离栅极结构，栅极结构导通时，栅极结构在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构，增强电场不会影响掺杂区的掺杂离子，有利于避免掺杂区在强电场的影响下有漏电流的风险，提高半导体结构的性能；而且由于电接触层与第一掺杂区远离栅极结构的侧壁相接触，所以电接触层与栅极结构的距离较远，有效避免了栅极结构和电接触层接触短路的情况，有利于提高半导体结构的可靠性。
另外，电接触层包括第一电接触层和第二电接触层，第一电接触层与第一掺杂区远离栅极结构的侧壁相接触，第二电接触层位于第一电接触层上，可以得到电接触层中与栅极结构正对的为第二电接触层；而第二电接触层与栅极结构的距离大于第一电接触层与栅极结构的距离，保证了与栅极结构正对的电接触层距离较远，更有利于避免栅极结构和电接触层短路的风险。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种半导体结构的结构示意图；
图2为本发明一实施例提供的半导体结构的一种结构示意图；
图3为本发明一实施例提供的半导体结构的另一种结构示意图；
图4为本发明一实施例提供的半导体结构的再一种结构示意图；
图5为本发明一实施例提供的半导体结构的一种俯视结构示意图；
图6为本发明一实施例提供的半导体结构的又一种俯视结构示意图；
图7～图13为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体结构的可靠性不足。
图1为一种半导体结构的结构示意图。
参考图1，一种半导体结构，包括：衬底100；栅极结构120，栅极结构120位于衬底100上，栅极结构120包括栅极氧化层121和栅极122；多个掺杂区110，位于衬底100内，且位于栅极结构120的两侧；掺杂区110包括第一掺杂区111、第二掺杂区112以及第三掺杂区113，第一掺杂区111掺杂离子的浓度大于第二掺杂区112掺杂离子的浓度和第三掺杂区113的掺杂离子的浓度；第二掺杂区112形成于第三掺杂区113之中，第一掺杂区111形成于第二掺杂区112之中，第一掺杂区111、第二掺杂区112和第三掺杂区113靠近衬底100表面齐平；电接触层130，电接触层130位于掺杂区110的上表面，与第一掺杂区111相接触。
其中，掺杂区110可以作为半导体结构的源极或漏极，由上述可以得到的是，掺杂区110为梯度式的掺杂分布，越靠近衬底100表面的区域掺杂浓度越大，使得掺杂浓度较大的区域稍微远离了栅极结构120，但是栅极结构120与源漏区掺杂浓度较大的区域距离还是较小，栅极结构120导通时，栅极结构120在区域中产生增强电场，增强电场还是会影掺杂区的掺杂离子，使得掺杂区110在强电场的影响下漏电流，这种仅使得掺杂区110掺杂离子浓度呈简单的梯度分布的方式，对器件性能的改善并不能满足器件尺寸进一步缩小的要求，源漏区漏电现象依然严重；而且由于后续形成的电接触层130位于掺杂区110上表面，与栅极结构120的距离较近，也容易使得栅极结构120和电接触层130短路。
为解决上述问题，本发明实施提供一种半导体结构，第一掺杂区掺杂离子的浓度大于第二掺杂区掺杂离子的浓度，且第一掺杂区远离栅极结构的侧壁，保证了大部分的掺杂离子远离栅极结构，栅极结构导通时，栅极结构在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构，增强电场不会影响源漏区的掺杂离子，有利于避免掺杂区在强电场的影响下有漏电流的风险，提高半导体结构的性能；而且由于电接触层与第一掺杂区远离栅极结构的侧壁相接触，所以电接触层与栅极结构的距离较远，有效避免了栅极结构和电接触层接触短路的情况，有利于提高半导体结构的可靠性。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2为本发明一实施例提供的半导体结构的一种结构示意图。
参考图2，本实施例提供的半导体结构包括：衬底200；栅极结构220，栅极结构220位于衬底200上；多个掺杂区210，位于衬底200内，且位于栅极结构220的两侧；掺杂区210包括第一掺杂区211和第二掺杂区212，第一掺杂区211掺杂离子的浓度大于第二掺杂区212掺杂离子的浓度；第一掺杂区211远离栅极结构220的侧壁；电接触层230，电接触层230与第一掺杂区211远离栅极结构220的侧壁相接触，且电接触层230的顶面高于衬底200的表面；介质层240，介质层240填充于电接触层230和栅极结构220之间。
衬底200的材料为半导体材料。本实施例中，衬底200的材料为硅。在其他实施例中，衬底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
本实施例中，栅极结构220包括依次堆叠的栅极氧化层221、栅极第一导电层222、栅极阻挡层223和栅极第二导电层224。
具体地，栅极氧化层221的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅，用于将栅极导电层与掺杂区210隔离。
本实施例中，栅极第一导电层222具有较低的电阻，其材料可以为多晶硅，以降低接触电阻。栅极阻挡层223用于阻挡栅极第一导电层222与栅极第二导电层224的互扩散，还用于增大栅极第一导电层222和栅极第二导电层224的黏附性，其材料可以为氮化钛或氮化钽；栅极第二导电层224的材料可以为钨。在其他实施例中，栅极第二导电层的材料也可以为金或者银等其他金属材料。
栅极结构220还包括隔离结构225，隔离结构225位于栅极氧化层221、栅极第一导电层222、栅极阻挡层223和栅极第二导电层224的表面。
在本实施例中，隔离结构225为单层结构，隔离结构225的材料为氮化硅，主要起隔离绝缘的作用。在其他实施例中，隔离结构也可以为多层结构。隔离结构225具有较大的硬度和致密度，能够提高隔离的效果，以避免栅极结构220与后续形成的其他导电结构发生电连接，从而避免产生短路或漏电等问题。另外，隔离结构225具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。
掺杂区210可以为N型掺杂区或P型掺杂区；在本实施例中，掺杂区210为N型掺杂区，掺杂区210内掺杂有N型离子，衬底200掺杂有P型离子。在其他实施例中，掺杂区为P型掺杂区，掺杂区掺杂有P型离子，衬底掺杂有N型离子。
位于栅极结构220一侧的掺杂区210作为源极，位于栅极结构220另一侧的掺杂区210作为漏极。
本实施例中，掺杂区210包括第一掺杂区211和第二掺杂区212。其中，由于第一掺杂区211掺杂离子的浓度大于第二掺杂区212掺杂离子的浓度，且第一掺杂区211远离栅极结构220的侧壁，保证了大部分的掺杂离子远离栅极结构220，后续栅极结构220导通时，栅极结构220在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构220，增强电场不会影响掺杂区210的掺杂离子，有利于避免掺杂区210在强电场的影响下有漏电流的风险，提高半导体结构的性能。
本实施例中，掺杂区210还包括第三掺杂区213，第三掺杂区213掺杂离子的浓度小于第二掺杂区212掺杂离子的浓度。
其中，第一掺杂区211形成于第二掺杂区212之中，且第二掺杂区212远离栅极结构220的侧壁和第一掺杂区211远离栅极结构220的侧壁齐平。可以理解的是，第二掺杂区212形成于第三掺杂区213之中，且第三掺杂区213远离栅极结构220的侧壁和第二掺杂区212远离栅极结构220的侧壁齐平。
形成此结构的掺杂区210，在保证掺杂区210内大部分的掺杂离子远离栅极结构220的基础上，可以先在整个掺杂区210内形成掺杂浓度较低的第三掺杂区213，再依次对预设区域进行多次掺杂，以形成掺杂浓度更高的掺杂区域，在形成整个掺杂区210的过程中，不用担心不同掺杂区域之间相互污染的问题。
图3为本发明一实施例提供的半导体结构的另一种结构示意图。
参考图3，在其他实施例中，第二掺杂区212和第一掺杂区211依次沿远离栅极结构220侧壁的方向排布；可以理解的是，第三掺杂区213位于第二掺杂区212远离第一掺杂区211的一侧。如此设置，掺杂浓度最大的第一掺杂区211靠近栅极结构220的侧壁于栅极结构220也具有较大的距离，进一步避免了掺杂区210漏电流的问题。
继续参考图2，电接触层230的材料为钨金属掺杂多晶硅等。
由于电接触层230与第一掺杂区211远离栅极结构220的侧壁相接触，所以电接触层230与栅极结构220的距离较远，这样后续在栅极结构220和电接触层230之间形成的介质层240具有较大的厚度，能够有效避免栅极结构220和电接触层230接触短路的情况，有利于提高半导体结构的可靠性。
电接触层230包括第一电接触层231和第二电接触层232，第一电接触层231与第一掺杂区211远离栅极结构220的侧壁相接触；第二电接触层232位于第一电接触层231上，在垂直于栅极结构220侧壁的方向上，第二电接触层232与栅极结构220的距离，大于第一电接触层231与栅极结构220的距离。
可以得到电接触层230中与栅极结构220正对的为第二电接触层232，而第二电接触层232与栅极结构220的距离大于第一电接触层231与栅极结构220的距离，保证了与栅极结构220正对的电接触层230距离较远，有利于避免栅极结构220和电接触层230短路的风险。
具体地，在本实施例中，第一电接触层231的顶面不高于衬底200的表面；第二电接触层232远离栅极结构220的侧壁与第一电接触层231远离栅极结构220的侧壁齐平，在垂直于栅极结构220侧壁的方向上，第二电接触层232的宽度小于第一电接触层231的宽度。
这样，电接触层230远离栅极结构220的一侧为一个平整的面，简化了半导体结构的形貌，并且在此基础上最大化电接触层230和栅极结构220之间的距离。
本实施例中，第一电接触层231的材料和第二电接触层232的材料相同。第一电接触层231的材料和第二电接触层232的材料相同，有利于简化整个电接触层230的形成步骤，在形成整个初始电接触层之后，对初始电接触层进行刻蚀处理，去除部分初始电接触层，即可以形成第一电接触层231和第二电接触层232。
在其他实施例中，第一电接触层的材料和第二电接触层的材料也可以不同，例如第一电接触层的材料是掺杂多晶硅，第二电接触层的材料是钨金属；由于第一电接触层与掺杂区接触，掺杂多晶硅和掺杂区的接触电阻较小，有利于提高电接触层和掺杂区具有更好的导电效果。
图4为本发明一实施例提供的半导体结构的再一种结构示意图。
参考图4，在其他实施例中，电接触层230的宽度在垂直于衬底200表面的方向上不变。也即，电接触层230为一个整体，如此设置，在保证了电接触层230与栅极结构220之间具有一定的距离的情况下，电接触层230的结构简单，简化了形成工艺。
继续参考图2，在本实施例中，第一电接触层231与第一掺杂区211远离栅极结构220的整个侧壁相接触。在其他实施例中，第一电接触层也可以只与第一掺杂区远离栅极结构的部分侧壁接触。
这样，电接触层230与掺杂区210具有较大的接触面积，接触面积越大，电接触层230与掺杂区210之间的接触电阻越小，有利于提高电接触层230和掺杂区210的导电效果，进而提高半导体结构的性能。
图5为本发明一实施例提供的半导体结构的一种俯视结构示意图。
参考图5，在本实施例中，在掺杂区210(参考图2)侧壁的延伸方向上，第二电接触层232的长度等于第一电接触层231(参考图2)的长度；这样，第一电接触层231和第二电接触层232的两端对齐，整个电接触层230(参考图2)的形貌较为平整，简化了形成步骤。
图6为本发明一实施例提供的半导体结构的又一种俯视结构示意图。
参考图6，在其他实施例中，在掺杂区210(参考图2)侧壁的延伸方向上，第二电接触层232的长度小于第一电接触层231的长度。
由于与第一掺杂区211接触的为第一电接触层231，所以第二电接触层232的长度较小，在保证整个电接触层230与第一掺杂区211接触面积不变的同时，节省了整个电接触层230的材料，有利于减小整个半导体结构的体积。
本实施例中，电接触层230还可以包括：金属半导体化合物层，金属半导体化合物层的材料的电阻率大于第一掺杂区211的材料的电阻率，且金属半导体化合物层与第一掺杂区211远离栅极结构220的侧壁相接触。
金属半导体化合物层的材料可以为氮化钛、氮化硅等；金属半导体化合物层用于阻挡电接触层230与掺杂区210的互扩散，还用于增大电接触层230和掺杂区210的黏附性。
继续参考图2，本实施例中，介质层240的材料可以为氧化硅、碳化硅、氮化硅等绝缘材料。
介质层240的材料为绝缘材料，位于栅极结构220和电接触层230之间的介质层240可以有效避免栅极结构220和电接触层230电连接。
本实施例中，介质层240包括沿远离栅极结构220侧壁方向依次排布的第一介质层241和第二介质层242；第一介质层241远离栅极结构220的侧壁与第一掺杂区211远离栅极结构220的侧壁齐平；第二介质层242位于第一介质层241和第二电接触层232之间。
第一介质层241远离栅极结构220的侧壁与第一掺杂区211远离栅极结构220的侧壁齐平，也即第一介质层241覆盖掺杂区210的上表面，可以保证在形成第二电接触层232的时候，不会对掺杂区210产生影响。
本实施例中，第一掺杂区211掺杂离子的浓度大于第二掺杂区212掺杂离子的浓度，且第一掺杂区211远离栅极结构220的侧壁，保证了大部分的掺杂离子远离栅极结构220，栅极结构220导通时，栅极结构220在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构220，增强电场不会影响掺杂区210的掺杂离子，有利于避免掺杂区210在强电场的影响下有漏电流的风险，提高半导体结构的性能；而且由于电接触层230与第一掺杂区211远离栅极结构220的侧壁相接触，所以电接触层230与栅极结构220的距离较远，有效避免了栅极结构220和电接触层230接触短路的情况，有利于提高半导体结构的可靠性。
本发明另一实施例提供一种半导体结构的形成方法，该半导体结构的形成方法可以形成上一实施例提供的半导体结构，以下将结合附图对本发明另一实施例提供的半导体结构的形成方法进行详细说明。
图7～图13为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
参考图7，提供衬底300和栅极结构320，栅极结构320位于衬底300上。
衬底300的材料为半导体材料。本实施例中，衬底300的材料为硅。在其他实施例中，衬底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
本实施例中，栅极结构320包括依次堆叠的栅极氧化层321、栅极第一导电层322、栅极阻挡层323和栅极第二导电层324。
具体地，栅极氧化层321的材料为氧化硅或高介电材料，高介电材料可以包括HfO2、HfSiO、HfSiON、HfAlO、HfZrO、Al2O3、TaO2等其中一种或多种材料。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
本实施例中，栅极第一导电层322具有较低的电阻，其材料可以为多晶硅。栅极阻挡层323用于阻挡栅极第一导电层322与栅极第二导电层324的互扩散，还用于增大栅极第一导电层322和栅极第二导电层324的黏附性，其材料可以为氮化钛或氮化钽；栅极第二导电层324的材料可以为钨。在其他实施例中，栅极第一导电层的材料也可以为金或者银等其他金属材料。
栅极结构320还包括隔离结构325，隔离结构325位于栅极氧化层321、栅极第一导电层322、栅极阻挡层323和栅极第二导电层324的表面。
在本实施例中，隔离结构325为单层结构，隔离结构325的材料为氮化硅，主要起隔离绝缘的作用。在其他实施例中，隔离结构也可以为多层结构。隔离结构325具有较大的硬度和致密度，能够提高隔离的效果，以避免栅极结构320与后续形成的其他导电结构发生电连接，从而避免产生短路或漏电等问题。另外，隔离结构325具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。
对衬底300进行离子注入以在衬底300内形成多个掺杂区310，掺杂区310位于栅极结构320的两侧；掺杂区310包括第一掺杂区311和第二掺杂区312，第一掺杂区311掺杂离子的浓度大于第二掺杂区312掺杂离子的浓度；第一掺杂区311远离栅极结构320的侧壁。
掺杂区310可以为N型掺杂区或P型掺杂区；在本实施例中，掺杂区310为N型掺杂区，掺杂区310内掺杂有N型离子，衬底300掺杂有P型离子。在其他实施例中，掺杂区为P型掺杂区，掺杂区掺杂有P型离子，衬底掺杂有N型离子。
位于栅极结构320一侧的掺杂区310作为源极，位于栅极结构320另一侧的掺杂区310作为漏极。
本实施例中，掺杂区310包括第一掺杂区311和第二掺杂区312。其中，由于第一掺杂区311掺杂离子的浓度大于第二掺杂区312掺杂离子的浓度，且第一掺杂区311远离栅极结构320的侧壁，保证了大部分的掺杂离子远离栅极结构320，后续栅极结构320导通时，栅极结构320在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构320，增强电场不会影响掺杂区310的掺杂离子，有利于避免掺杂区310在强电场的影响下有漏电流的风险，提高半导体结构的性能。
本实施例中，形成的掺杂区310还包括第三掺杂区313，第三掺杂区313掺杂离子的浓度小于第二掺杂区312掺杂离子的浓度。
其中，第一掺杂区311形成于第二掺杂区312之中，且第二掺杂区312远离栅极结构320的侧壁和第一掺杂区311远离栅极结构320的侧壁齐平。可以理解的是，第二掺杂区312形成于第三掺杂区313之中，且第三掺杂区313远离栅极结构320的侧壁和第二掺杂区312远离栅极结构320的侧壁齐平。
形成此结构的掺杂区310，在保证掺杂区310内大部分的掺杂离子远离栅极结构320的基础上，可以先在整个掺杂区310内形成掺杂浓度较低的第三掺杂区313，再依次对预设区域进行多次掺杂，以形成掺杂浓度更高的掺杂区域，在形成整个掺杂区310的过程中，不用担心不同掺杂区域之间相互污染的问题。
形成初始介质层343，初始介质层343覆盖栅极结构320的表面和衬底300的表面，在垂直于栅极结构320侧壁的方向上，位于栅极结构320侧壁的初始介质层343的厚度等于掺杂区310顶面的宽度。
位于栅极结构320侧壁的初始介质层343的厚度等于掺杂区310顶面的宽度，在后续去除部分初始介质层343的时候，可以避免刻蚀工艺对掺杂区310的影响。
本实施例中，采用原子沉积工艺形成初始介质层343。在其他实施例中，也可以采用化学气相沉积工艺形成初始介质层。
在位于栅极结构320上表面的初始介质层343上表面形成掩膜层350，掩膜层350为后续去除部分初始掩膜层350的掩膜。
参考图8，形成介质层340，介质层340填充于后续形成的电接触层和栅极结构320之间。
在本实施例中，形成介质层340具体为：刻蚀部分初始介质层343(参考图7)，暴露出衬底300表面，剩余的初始介质层343作为介质层340。
本实施例中，采用湿法刻蚀工艺，去除部分初始介质层343。
形成的介质层340远离栅极结构320的侧壁与第一掺杂区311远离栅极结构320的侧壁齐平。这样，在后续以介质层340和掩膜层350为掩膜刻蚀衬底300时，形成的沟槽会正好暴露出第一掺杂区311远离栅极结构320的侧壁。
参考图9，去除部分衬底300，形成沟槽360，沟槽360暴露出第一掺杂区311远离栅极结构320的侧壁。
本实施例中，采用湿法刻蚀工艺去除部分衬底300，形成沟槽360。在其他实施例中，也可以采用干法刻蚀工艺。沟槽360暴露出第一掺杂区311的侧壁，后续形成填充沟槽360的电接触层就可以和掺杂区310内浓度最大的区域接触，有利于提高接触性能。
参考图10，形成电接触层330，电接触层330填充满沟槽360(参考图9)，且与第一掺杂区311远离栅极结构320的侧壁相接触，电接触层330的顶面高于衬底300的表面。
在本实施例中，形成的电接触层330具体为：电接触层330填充沟槽360且位于介质层340的侧壁，在垂直于衬底300表面的方向上，电接触层330的宽度相同。
如此设置，在保证了电接触层330与栅极结构320之间具有一定的距离的情况下，电接触层330的结构简单，简化了形成工艺。
在另一个例子中，形成电接触层330和介质层340的具体步骤包括：
参考图11，在形成栅极结构320之后，在栅极结构320表面形成第一介质层341，第一介质层341远离栅极结构320的侧壁与第一掺杂区311远离栅极结构320的侧壁齐平；在形成沟槽360(参考图9)之后，形成初始电接触层333，初始电接触层333填充满沟槽360，且初始电接触层333位于栅极结构320的一侧。
参考图12，去除部分位于栅极结构320侧壁的初始电接触层333(参考图11)，剩余的初始电接触层333作为电接触层330，电接触层330和栅极结构320的侧壁围成凹槽370。
其中，电接触层330包括第一电接触层331和第二电接触层332，第一电接触层331与第一掺杂区311远离栅极结构320的侧壁相接触；第二电接触层332位于第一电接触层331上，在垂直于栅极结构320侧壁的方向上，第二电接触层332与栅极结构320的距离，大于第一电接触层331与栅极结构320的距离。
可以得到电接触层330中与栅极结构320正对的为第二电接触层332，而第二电接触层332与栅极结构320的距离大于第一电接触层331与栅极结构320的距离，保证了与栅极结构320正对的电接触层330距离较远，有利于避免栅极结构320和电接触层330短路的风险。
参考图13，填充凹槽370(参考图12)，形成第二介质层342，第一介质层341和第二介质层342构成介质层340。
第一介质层341远离栅极结构320的侧壁与第一掺杂区311远离栅极结构320的侧壁齐平，也即第一介质层341覆盖掺杂区310的上表面，可以保证在形成第二电接触层332的时候，不会对掺杂区310产生影响。
本实施例中，形成的半导体结构，第一掺杂区311掺杂离子的浓度大于第二掺杂区312掺杂离子的浓度，且第一掺杂区311远离栅极结构320的侧壁，保证了大部分的掺杂离子远离栅极结构320，栅极结构320导通时，栅极结构320在区域中产生增强电场，由于大部分的掺杂离子远离栅极结构320，增强电场不会影响掺杂区310的掺杂离子，有利于避免掺杂区310在强电场的影响下有漏电流的风险，提高半导体结构的性能；而且由于电接触层330与第一掺杂区311远离栅极结构320的侧壁相接触，所以电接触层330与栅极结构320的距离较远，有效避免了栅极结构320和电接触层330接触短路的情况，有利于提高半导体结构的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，所述栅极结构位于所述衬底上；
多个掺杂区，位于所述衬底内，且位于所述栅极结构的两侧；
所述掺杂区包括第一掺杂区和第二掺杂区，所述第一掺杂区掺杂离子的浓度大于所述第二掺杂区掺杂离子的浓度；所述第一掺杂区远离所述栅极结构的侧壁；
电接触层，所述电接触层与所述第一掺杂区远离所述栅极结构的侧壁相接触，且所述电接触层的顶面高于所述衬底的表面；
介质层，所述介质层填充于所述电接触层和所述栅极结构之间；
其中，所述电接触层包括第一电接触层和第二电接触层，所述第一电接触层与所述第一掺杂区远离所述栅极结构的侧壁相接触；所述第二电接触层位于所述第一电接触层上，在垂直于所述栅极结构侧壁的方向上，所述第二电接触层与所述栅极结构的距离，大于所述第一电接触层与所述栅极结构的距离。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一电接触层的顶面不高于所述衬底的表面；
所述第二电接触层远离所述栅极结构的侧壁与所述第一电接触层远离所述栅极结构的侧壁齐平，在垂直于所述栅极结构侧壁的方向上，所述第二电接触层的宽度小于所述第一电接触层的宽度。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一电接触层与所述第一掺杂区远离所述栅极结构的整个侧壁相接触。
4.根据权利要求1所述的半导体结构，其特征在于，在所述掺杂区侧壁的延伸方向上，所述第二电接触层的长度小于等于所述第一电接触层的长度。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一电接触层的材料和所述第二电接触层的材料相同。
6.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括沿远离所述栅极结构侧壁方向依次排布的第一介质层和第二介质层；
所述第一介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；
所述第二介质层位于所述第一介质层和所述第二电接触层之间。
7.根据权利要求1所述的半导体结构，其特征在于，所述电接触层的宽度在垂直于所述衬底表面的方向上不变。
8.根据权利要求1所述的半导体结构，其特征在于，所述第二掺杂区和所述第一掺杂区依次沿远离所述栅极结构侧壁的方向排布。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂区形成于所述第二掺杂区之中，且所述第二掺杂区远离所述栅极结构的侧壁和所述第一掺杂区远离所述栅极结构的侧壁齐平。
10.根据权利要求1所述的半导体结构，其特征在于，所述电接触层还包括：金属半导体化合物层，所述金属半导体化合物层的材料的电阻率大于所述第一掺杂区的材料的电阻率，且所述金属半导体化合物层与所述第一掺杂区远离所述栅极结构的侧壁相接触。
11.一种半导体结构的形成方法，其特征在于，包括：
提供衬底和栅极结构，所述栅极结构位于所述衬底上；
对所述衬底进行离子注入以在所述衬底内形成多个掺杂区，所述掺杂区位于所述栅极结构的两侧；
所述掺杂区包括第一掺杂区和第二掺杂区，所述第一掺杂区掺杂离子的浓度大于所述第二掺杂区掺杂离子的浓度；所述第一掺杂区远离所述栅极结构的侧壁；
去除部分所述衬底，形成沟槽，所述沟槽暴露出所述第一掺杂区远离所述栅极结构的侧壁；
形成电接触层，所述电接触层填充满所述沟槽，且与所述第一掺杂区远离所述栅极结构的侧壁相接触，所述电接触层的顶面高于所述衬底的表面；
形成介质层，所述介质层填充于所述电接触层和所述栅极结构之间。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述电接触层和所述介质层的具体步骤包括：在形成所述栅极结构之后，在所述栅极结构表面形成所述介质层，所述介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；
在形成所述沟槽之后，形成所述电接触层，所述电接触层填充所述沟槽且位于所述介质层的侧壁，在垂直于所述衬底表面的方向上，所述电接触层的宽度相同。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成所述介质层的步骤包括：形成初始介质层，所述初始介质层覆盖所述栅极结构的表面和所述衬底的表面，在垂直于所述栅极结构侧壁的方向上，位于所述栅极结构侧壁的所述初始介质层的厚度等于所述掺杂区顶面的宽度；
在刻蚀所述衬底之前，刻蚀部分所述初始介质层，暴露出所述衬底表面，剩余的所述初始介质层作为所述介质层。
14.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述电接触层和所述介质层的具体步骤包括：在形成所述栅极结构之后，在所述栅极结构表面形成第一介质层，所述第一介质层远离所述栅极结构的侧壁与所述第一掺杂区远离所述栅极结构的侧壁齐平；
在形成所述沟槽之后，形成初始电接触层，所述初始电接触层填充满所述沟槽，且所述初始电接触层位于所述栅极结构的一侧；
去除部分位于所述栅极结构侧壁的所述初始电接触层，剩余的所述初始电接触层作为所述电接触层，所述电接触层和所述栅极结构的侧壁围成凹槽；
填充所述凹槽，形成第二介质层，所述第一介质层和所述第二介质层构成所述介质层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517337B (zh) * 2021-07-13 2023-10-10 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
US5459345A (en) * 1993-06-28 1995-10-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device high dielectric capacitor with narrow contact hole
CN1187028A (zh) * 1996-12-28 1998-07-08 三星电子株式会社 制造dmos晶体管的方法
TW449876B (en) * 2000-07-07 2001-08-11 United Microelectronics Corp Method for simultaneously manufacturing landing pad and bit line
CN101154682A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体器件及其制造方法
CN111554578A (zh) * 2019-02-11 2020-08-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101399099B1 (ko) * 2008-06-02 2014-05-26 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법
CN101304047B (zh) * 2008-07-07 2015-03-11 友达光电股份有限公司 薄膜晶体管
CN103915384B (zh) * 2013-01-08 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105870017A (zh) * 2015-01-22 2016-08-17 无锡华润上华半导体有限公司 场效应晶体管的制造方法
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
CN112017963B (zh) * 2019-05-31 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112599606A (zh) * 2020-12-15 2021-04-02 合肥维信诺科技有限公司 薄膜晶体管及其制造方法、显示面板和显示装置
CN113517337B (zh) * 2021-07-13 2023-10-10 长鑫存储技术有限公司 半导体结构及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
US5459345A (en) * 1993-06-28 1995-10-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device high dielectric capacitor with narrow contact hole
CN1187028A (zh) * 1996-12-28 1998-07-08 三星电子株式会社 制造dmos晶体管的方法
TW449876B (en) * 2000-07-07 2001-08-11 United Microelectronics Corp Method for simultaneously manufacturing landing pad and bit line
CN101154682A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体器件及其制造方法
CN111554578A (zh) * 2019-02-11 2020-08-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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