CN112017963B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括源漏掺杂区以及位于源漏掺杂区上的层间介质层；刻蚀层间介质层，形成露出源漏掺杂区的开口；在开口露出的源漏掺杂区顶部形成第一掺杂区和位于第一掺杂区上的第二掺杂区，第二掺杂区在基底上的投影覆盖第一掺杂区在基底上的投影，且第一掺杂区、第二掺杂区以及源漏掺杂区的掺杂离子类型相同，第一掺杂区和第二掺杂区的掺杂离子浓度大于源漏掺杂区的掺杂离子浓度。第一掺杂区和第二掺杂区包围位于源漏掺杂区中的接触孔插塞，使得接触孔插塞不易直接与源漏掺杂区接触，降低了接触孔插塞与源漏掺杂区的接触电阻，改善了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源区与漏区间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧所述衬底中的源漏掺杂区以及位于所述源漏掺杂区上的层间介质层；刻蚀所述层间介质层，形成露出所述源漏掺杂区的开口；在所述开口露出的所述源漏掺杂区顶部形成第一掺杂区和位于所述第一掺杂区上的第二掺杂区，所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影，且所述第一掺杂区、第二掺杂区以及源漏掺杂区的掺杂离子类型相同，所述第一掺杂区和第二掺杂区的掺杂离子浓度均大于所述源漏掺杂区的掺杂离子浓度；形成所述第二掺杂区后，刻蚀所述开口底部的第一掺杂区和第二掺杂区，形成由第一掺杂区和第二掺杂区围成的沟槽；在所述开口和沟槽中形成接触孔插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧所述衬底中的源漏掺杂区以及位于所述源漏掺杂区上的层间介质层；接触孔插塞，位于所述源漏掺杂区中，且所述源漏掺杂区覆盖所述接触孔插塞的部分侧壁；第一掺杂区，位于所述源漏掺杂区中，且位于所述接触孔插塞的底部与源漏掺杂区之间，所述第一掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，且第一掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度；第二掺杂区，位于所述源漏掺杂区中，且位于所述第一掺杂区上，所述第二掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，第二掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度，所述第二掺杂区覆盖所述接触孔插塞的部分侧壁，且所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例第二掺杂区位于所述第一掺杂区上，且所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影，所述第一掺杂区和第二掺杂区的掺杂离子类型均与源漏掺杂区的掺杂离子类型相同，且所述第一掺杂区和第二掺杂区的掺杂浓度均比源漏掺杂区的掺杂浓度高，形成所述第一掺杂区和第二掺杂区后，刻蚀所述开口底部的第一掺杂区和第二掺杂区，形成由第一掺杂区和第二掺杂区围成的沟槽；在所述开口和沟槽中形成接触孔插塞。所述第一掺杂区与所述接触孔插塞的底部和侧壁接触，所述第二掺杂区与接触孔插塞的侧壁接触，所述第一掺杂区和第二掺杂区包围位于所述源漏掺杂区中的所述接触孔插塞，使得接触孔插塞不易直接与源漏掺杂区接触，降低了接触孔插塞与源漏掺杂区的接触电阻，改善了半导体结构的电学性能。
附图说明
图1和图2是一种半导体结构的形成方法对应的结构示意图；
图3至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1和图2示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1、位于所述衬底1上的栅极结构2、位于所述栅极结构2两侧所述衬底1中的源漏掺杂区3以及位于所述源漏掺杂区3上的层间介质层4。
参考图2，刻蚀所述层间介质层4，形成露出所述源漏掺杂区3的开口(图中未示出)，在所述开口中形成接触孔插塞5。
所述接触孔插塞5与所述源漏掺杂区3连接，用于实现半导体结构内器件的电连接，还用于实现半导体结构与半导体结构之间的电连接，但所述源漏掺杂区3的掺杂浓度较低，所述接触孔插塞5与源漏掺杂区3的接触电阻比较大的，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：第二掺杂区位于所述第一掺杂区上，且所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影，所述第一掺杂区和第二掺杂区的掺杂离子类型均与源漏掺杂区的掺杂离子类型相同，且所述第一掺杂区和第二掺杂区的掺杂浓度均比源漏掺杂区的掺杂浓度高，形成所述第一掺杂区和第二掺杂区后，刻蚀所述开口底部的第一掺杂区和第二掺杂区，形成由第一掺杂区和第二掺杂区围成的沟槽；在所述开口和沟槽中形成接触孔插塞。所述第一掺杂区与所述接触孔插塞的底部和侧壁接触，所述第二掺杂区与接触孔插塞的侧壁接触，所述第一掺杂区和第二掺杂区包围位于所述源漏掺杂区中的所述接触孔插塞，使得接触孔插塞不易直接与源漏掺杂区接触，降低了接触孔插塞与源漏掺杂区的接触电阻，改善了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图3至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图3至图5，提供基底，所述基底包括衬底100、位于所述衬底100上的栅极结构106(如图5所示)、位于所述栅极结构106两侧所述衬底100中的源漏掺杂区103以及位于所述源漏掺杂区103上的层间介质层104(如图4所示)。
基底为后续形成半导体结构提供工艺基础。
具体的，形成基底的步骤包括：
如图3所示，在衬底100上形成伪栅结构102，以及位于所述伪栅结构102两侧所述衬底100中的源漏掺杂区103。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，衬底100为具有鳍部101的衬底100。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，衬底上不具有鳍部。
本实施例中，衬底100为硅衬底。
鳍部101用于后续提供鳍式场效应晶体管的沟道。本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。
因此，本实施例中，鳍部101的材料与衬底100的材料相同。
所述伪栅结构102横跨所述鳍部101且覆盖所述鳍部101的部分顶壁和侧壁。所述伪栅结构102为后续形成栅极结构占据空间位置。
本实施例中，所述伪栅结构102为多晶硅伪栅结构。具体的，所述伪栅结构102包括栅氧化层1021以及位于所述栅氧化层1021上的栅极层1022。
源漏掺杂区103，位于伪栅结构102两侧的鳍部101中。在半导体结构工作时，源漏掺杂区103为栅极结构下方的沟道提供应力，提高载流子的迁移率。
本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，即所述源漏掺杂区103的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，即源漏掺杂区的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
如图4所示，在所述源漏掺杂区103上形成层间介质层104，且所述层间介质层104露出所述伪栅结构102的顶壁。
层间介质层104用于实现相邻半导体结构之间的电隔离。因此，层间介质层104的材料为绝缘材料。具体的，层间介质层104的材料为氧化硅。
形成所述层间介质层104的步骤包括：形成覆盖所述伪栅结构102和源漏掺杂区103的层间介质材料层；平坦化所述层间介质材料层直至露出所述伪栅结构102，剩余的所述层间介质材料层作为层间介质层104。
需要说明的是，在形成源漏掺杂区103后，形成层间介质层104之前，形成覆盖伪栅结构102侧壁以及源漏掺杂区103的抗刻蚀层(Contact Etch Stop Layer，CESL)105。也就是说，抗刻蚀层105位于层间介质层104与源漏掺杂区103之间、以及层间介质层104和伪栅结构102之间。
后续对抗刻蚀层105进行离子掺杂在源漏掺杂区103中形成第一掺杂区的过程中，抗刻蚀层105能够削弱掺杂离子的能量，避免掺杂离子的注入能量过大对源漏掺杂区103的晶格造成过大损伤，导致后续掺杂离子在晶格缺陷中快速扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103的源极和漏极的耗尽层易扩展，导致短沟道效应较严重。另外，抗刻蚀层105在后续刻蚀层间介质层104形成开口的过程中，定义刻蚀工艺刻蚀停止的位置，从而保障降低刻蚀工艺对源漏掺杂区103造成过刻蚀的概率。
所述抗刻蚀层105的材料采用低K介电常数的材料。所述抗刻蚀层105的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，所述抗刻蚀层105的材料为掺杂碳的SiN或掺杂氧的SiN。
所述抗刻蚀层105的材料采用低K介电常数的材料，因此，所述抗刻蚀层105的材料除了有抗刻蚀的作用还能够起到减小源漏掺杂区103和后续形成的栅极结构电容耦合效应的作用。
抗刻蚀层105不宜过厚也不宜过薄。若抗刻蚀层105过厚，在后续形成第一掺杂区的过程中，离子不易穿过抗刻蚀层105，导致形成的第一掺杂区的掺杂浓度过低且区域过小，不利于减小接触孔插塞与源漏掺杂区103的接触电阻。若抗刻蚀层105过薄，后续形成第一掺杂区的过程中，易对源漏掺杂区103的晶格造成损伤，掺杂离子易在晶格缺陷中快速扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103的源极和漏极的耗尽层易扩展，导致短沟道效应较严重。本实施例中，抗刻蚀层105的厚度为2纳米至6纳米。
如图5所示，去除所述伪栅结构102，在所述伪栅结构102处形成栅极结构材料层(图中未示出)；回刻蚀部分厚度的所述栅极结构材料层，形成栅极结构106和位于所述栅极结构106上的凹槽；在所述凹槽中形成掩膜层107。
所述栅极结构106用于在半导体结构工作时控制沟道的开启与断开。
本实施例中，栅极结构106包括保形覆盖鳍部101的部分顶面和部分侧壁的栅介质层1061和位于栅介质层1061上的金属栅极层1062。
栅介质层1061的材料为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
金属栅极层1062作为电极，用于实现与外部电路的电连接。在本实施例中，金属栅极层1062的材料为镁钨合金。
所述掩膜层107用于在后续制程中保护栅极结构106。具体的，掩膜层107的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，掩膜层107的材料包括氮化硅。
参考图6，刻蚀层间介质层104，形成露出所述源漏掺杂区103的开口108。
所述开口108定义后续第一掺杂区和第二掺杂区的掺杂区域。另外，所述开口108为后续填充与源漏掺杂区103连接的接触孔插塞做准备。
本实施例中，所述开口108露出所述源漏掺杂区103是指，所述开口108露出抗刻蚀层105。
形成露出所述源漏掺杂区103的开口108的步骤中，以所述抗刻蚀层105为刻蚀停止层刻蚀所述层间介质层104。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层104，形成露出所述源漏掺杂区103的开口108。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，降低对其他膜层结构的损伤，有利于使开口108的形貌满足工艺需求，提高开口108的形成效率，且干法刻蚀工艺在刻蚀过程中能够以抗刻蚀层105为刻蚀停止层，使得刻蚀停止位置易于控制。
所述半导体结构的形成方法还包括：在提供基底后，形成开口108前，形成覆盖所述栅极结构106和层间介质层104的介电层111。
所述介电层111用于实现相邻器件之间的电隔离，所述介电层111的材料为绝缘材料。本实施例中，所述介电层111的材料为氧化硅。
需要说明的是，在刻蚀层间介质层104，形成开口108的过程中，刻蚀产生的聚合物杂质积累在开口108的底部，导致底部的层间介质层104不易被刻蚀，进而在垂直于栅极结构106的延伸方向上，所述开口108的顶部尺寸大于所述开口108底部的尺寸，也就是说，所述开口108呈倒梯形。
参考图7和图8，在所述开口108露出的所述源漏掺杂区103中形成第一掺杂区109和位于所述第一掺杂区109上的第二掺杂区110(如图8所示)，所述第二掺杂区110在基底上的投影覆盖所述第一掺杂区109在所述基底上的投影，且所述第一掺杂区109、第二掺杂区110以及源漏掺杂区103的掺杂离子类型相同，所述第一掺杂区109和第二掺杂区110的掺杂离子浓度大于所述源漏掺杂区103的掺杂离子浓度。
本实施例中第二掺杂区110位于第一掺杂区109上，且第二掺杂区110在基底上的投影覆盖第一掺杂区109在基底上的投影，第一掺杂区109和第二掺杂区110的掺杂离子类型与源漏掺杂区103的掺杂离子类型相同，且第一掺杂区109和第二掺杂区110的掺杂浓度均比源漏掺杂区103的掺杂浓度高。后续刻蚀开口108底部的第一掺杂区109和第二掺杂区110，形成由第一掺杂区109和第二掺杂区110围成的沟槽；在开口108和沟槽中形成接触孔插塞。第一掺杂区109与接触孔插塞的底部和侧壁接触，第二掺杂区110与接触孔插塞的侧壁接触，第一掺杂区109和第二掺杂区110包围位于源漏掺杂区103中的接触孔插塞，使接触孔插塞不易直接与源漏掺杂区103接触，降低了接触孔插塞与源漏掺杂区103的接触电阻，改善了半导体结构的电学性能。
本发明实施例中，先形成第一掺杂区109，后形成第二掺杂区110。其他实施例中，还可以先形成第二掺杂区，后形成第一掺杂区。
具体的，形成第一掺杂区109和第二掺杂区110步骤包括：
如图7所示，在开口108露出的源漏掺杂区103顶部形成第一掺杂区109，第一掺杂区109的掺杂离子类型与源漏掺杂区103的掺杂离子类型相同，所述第一掺杂区109的掺杂离子浓度大于所述源漏掺杂区103的掺杂离子浓度。
与未形成第一掺杂区的源漏掺杂区相比，所述第一掺杂区109降低了后续形成的接触孔插塞与源漏掺杂区103的接触电阻。
本实施例中，形成第一掺杂区109的步骤包括：对所述抗刻蚀层105进行离子掺杂，所述离子穿过所述抗刻蚀层105在所述源漏掺杂区103中形成第一掺杂区109。
需要说明的是，所述第一掺杂区109不宜过厚也不宜过薄。若所述第一掺杂区109过厚，也就是说所述第一掺杂区109的区域较大，且因为所述第一掺杂区109中的掺杂离子浓度高于所述源漏掺杂区103中的掺杂离子浓度，所述第一掺杂区109中的掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述第一掺杂区109过薄，后续形成的接触孔插塞的底部易位于所述第一掺杂区109的下方，所述接触孔插塞113底部易直接与源漏掺杂区103接触，导致接触孔插塞底部与源漏掺杂区103的接触电阻较大。本实施例中，所述第一掺杂区109的厚度为3纳米至20纳米。
本实施例中，采用离子注入的方式形成第一掺杂区109。
本实施例中，所述半导体结构为PMOS，形成第一掺杂区109的工艺参数包括：掺杂离子包括：硼、镓和铟中的一种或多种。
离子注入能量不宜过大也不宜过小。若离子的注入能量过大，在形成第一掺杂区109的过程中，易对源漏掺杂区103造成过大晶格损伤，后续进行的退火工艺难以修复，且因为注入能量过大易导致形成的第一掺杂区109在源漏掺杂区103的中心区域或底部区域，后续形成的接触孔插塞位于所述源漏掺杂区103的顶部区域，所述接触孔插塞不易与第一掺杂区109接触，进而不易降低接触孔插塞与源漏掺杂区103的接触电阻。若所述离子的注入能量过小，易导致形成的第一掺杂区109形成在源漏掺杂区103的表面，所述接触孔插塞的侧壁和底面直接与源漏掺杂区103接触，进而导致接触孔插塞与源漏掺杂区103的接触电阻过高。本实施例中，注入能量为1Kev至5Kev。
离子注入剂量不宜太大也不宜太小。若离子注入剂量太大，易导致形成的第一掺杂区109中的离子掺杂浓度过大，所述掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若离子的注入剂量太小，形成的第一掺杂区109中的掺杂浓度较小，不易降低接触孔插塞与源漏掺杂区103的接触电阻。本实施例中，掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米。
本实施例中，离子注入方向与所述基底法线的夹角为0度。在对所述开口108露出的所述源漏掺杂区103进行掺杂离子的过程中，易使得第一掺杂区109位于所述开口108的正下方，后续刻蚀所述源漏掺杂区103形成沟槽，在所述沟槽中形成接触孔插塞，所述接触孔插塞底部区域易被所述第一掺杂区109包裹，进而能够降低接触孔插塞和源漏掺杂区103的接触电阻。且离子注入方向与所述基底法线的夹角为0度，使得更多的掺杂离子注入到源漏掺杂区103中，有利于提高第一掺杂区109的掺杂浓度。
其他实施例中，所述半导体结构为NMOS，形成所述第一掺杂区的工艺参数包括：掺杂离子包括：磷、砷和锑中的一种或多种；注入能量为1Kev至5Kev；掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为0度。
需要说明的是，形成第一掺杂区109后，对第一掺杂区109进行退火处理，退火处理为尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。
退火处理能够激活第一掺杂区109中的掺杂离子，修复晶格缺陷，且因为退火处理的时间短，第一掺杂区109中的离子不易扩散至栅极结构106下方的沟道区中，使得后续半导体工作时栅极结构106下方的电场强度不易过强，栅极结构106不易被破坏。
如图8所示，形成所述第一掺杂区109后，对所述开口108露出的源漏掺杂区103进行离子掺杂，在所述第一掺杂区109上形成第二掺杂区110，所述第二掺杂区110与源漏掺杂区103的掺杂离子类型相同，所述第二掺杂区110的掺杂离子浓度大于所述源漏掺杂区103的掺杂离子浓度，且第二掺杂区110在基底上的投影覆盖所述第一掺杂区109在所述基底上的投影。
所述开口108呈倒梯形，后续刻蚀第一掺杂区109和第二掺杂区110形成沟槽的过程中，刻蚀轨迹易沿开口108的侧壁向下，因此形成的沟槽也呈倒梯形。第二掺杂区110位于所述第一掺杂区109上，且第二掺杂区110在基底上的投影覆盖第一掺杂区109在基底上的投影，使得后续形成的沟槽的顶部位于第二掺杂区110中，后续在沟槽中形成的接触孔插塞位于所述第一掺杂区109和第二掺杂区110中，使得后续接触孔插塞的侧壁不易直接与源漏掺杂区103接触，进而降低了接触孔插塞与源漏掺杂区103的接触电阻。
第二掺杂区110不宜过厚也不宜过薄。若第二掺杂区110过厚，也就是说第二掺杂区110的区域较大，因为第二掺杂区110中的掺杂离子浓度高于源漏掺杂区103中的掺杂离子浓度，第二掺杂区110中的掺杂离子易扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若第二掺杂区110过薄，后续形成在沟槽112中的接触孔插塞顶部侧壁易直接与源漏掺杂区103接触，导致接触孔插塞与源漏掺杂区103的接触电阻较大。本实施例中，第二掺杂区110的厚度为2纳米至5纳米。
本实施例中，采用离子注入的方式形成第二掺杂区110。
本实施例中，所述半导体结构为PMOS，形成第二掺杂区110的工艺参数包括：掺杂离子包括：硼、镓和铟中的一种或多种。
离子注入能量不宜过大也不宜过小。具体表述参照形成第一掺杂区109，在此不再赘述。本实施例中，注入能量为1Kev至5Kev。
离子注入剂量不宜太大也不宜太小。具体表述参照形成第一掺杂区109，在此不再赘述。掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米。
离子注入方向与所述基底法线的夹角不宜太大，也不宜太小。若所述夹角太大，根据离子注入的遮蔽效应，易导致形成第二掺杂区110的过程中，掺杂入源漏掺杂区103的离子较少，导致第二掺杂区110的形成质量较差。若所述夹角太小，在垂直于栅极结构106的延伸方向上，所述掺杂离子扩散距离较小，导致形成的第二掺杂区110的宽度较小，后续形成的接触孔插塞顶部易直接与源漏掺杂区103接触，导致接触孔插塞与源漏掺杂区103的接触电阻较大。本实施例中，注入方向与所述基底法线的夹角为4度至15度。
其他实施例中，所述半导体结构为NMOS，所述第二离子掺杂的工艺参数包括：掺杂离子包括：磷、砷和锑中的一种或多种；注入能量为1Kev至5Kev；掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为4度至15度。
所述半导体结构的形成方法还包括：在形成第一掺杂区109后，进行第二离子掺杂前，去除所述开口108露出的所述抗刻蚀层105。
去除所述抗刻蚀层105使得掺杂离子形成第二掺杂区的过程中，掺杂离子的能量在注入的过程中不易消耗，使得在垂直于栅极结构106的延伸方向上，所述第二掺杂区110的宽度较大，从而后续形成的接触孔插塞顶部不易与源漏掺杂区103接触，有利于减小接触孔插塞与源漏掺杂区103的接触电阻。
本实施例中，因为所述源漏掺杂区103的浓度小于所述第一掺杂区109和第二掺杂区110的掺杂浓度，因此，从开口108指向沟道区的方向上离子掺杂浓度递减，从而第一掺杂区109和第二掺杂区110中的掺杂离子不易穿过源漏掺杂区103进入沟道区，降低后续半导体工作时源漏掺杂区103源极和漏极的耗尽层扩展的概率，进而改善短沟道效应。
需要说明的是，形成第二掺杂区110后，对第二掺杂区110进行退火处理。有关退火工艺的相关描述参照形成第一掺杂区109后的相关描述，在此不再赘述。
参考图9，形成所述第二掺杂区110后，刻蚀所述开口108底部的第一掺杂区109和第二掺杂区110，形成由第一掺杂区109和第二掺杂区110围成的沟槽112。
所述沟槽112为后续形成接触孔插塞提供空间，且所述沟槽112位于所述源漏掺杂区103中，有利于增大接触孔插塞和源漏掺杂区103的接触面积，进而减小接触孔插塞和源漏掺杂区103的接触电阻。
所述沟槽112由第一掺杂区109和第二掺杂区110围成，所述第一掺杂区109和第二掺杂区110的掺杂浓度高于所述源漏掺杂区103的掺杂浓度，有利于减小接触孔插塞和源漏掺杂区103的接触电阻。
本实施例中，采用干法刻蚀工艺刻蚀所述第一掺杂区109和第二掺杂区110，形成沟槽112。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，降低对其他膜层结构的损伤，有利于使沟槽112的形貌满足工艺需求，提高沟槽112的形成效率。
需要说明的是，所述沟槽112的底面和开口108的底面距离D不宜太大。若所述距离D太大，也就是所述沟槽112过深，所述沟槽112的底面位于所述第一掺杂区109的下方，所述接触孔插塞的底面和部分侧壁直接与源漏掺杂区103接触，所述接触电阻较大，不利于提高半导体结构的电学性能。本实施例中，所述沟槽112的底面与所述开口108的底面距离为2纳米至15纳米。
参考图10和图11，在所述开口108和沟槽112中形成接触孔插塞113(如图11所示)。
所述接触孔插塞113用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。
所述接触孔插塞113与第一掺杂区109和第二掺杂区110连接，减小了所述接触孔插塞113与源漏掺杂区103的接触电阻。
本实施例中，所述接触孔插塞113的材料为W。在其他实施例中，所述接触孔插塞113的材料还可以是Al、Cu、Ag或Au等。
形成接触孔插塞113的步骤包括：向所述开口108和沟槽112内填充导电材料，去除高于所述开口108中的导电材料，位于所述开口108和沟槽112内的导电材料作为接触孔插塞113。
需要说明的是，在形成所述沟槽112后，形成接触孔插塞113前还包括：在所述沟槽112的侧壁和底面形成金属硅化物层(图中未示出)。
金属硅化物层用于减小接触孔插塞113与源漏掺杂区103的接触电阻。
结合参考图10，本实施例中，形成所述沟槽112后，形成接触孔插塞前，还包括：对所述沟槽112的底部进行离子掺杂，形成第三掺杂区114，所述第三掺杂区114与源漏掺杂区103的掺杂离子类型相同，且第三掺杂区114的离子掺杂浓度高于源漏掺杂区103的离子掺杂浓度；第三掺杂区114位于第一掺杂区109和源漏掺杂区103之间，且与第一掺杂区109接触；第三掺杂区114在基底上的投影覆盖所述第二掺杂区110在所述基底上的投影。
所述第三掺杂区114进一步的加大了高浓度的掺杂区域，使得形成的接触孔插塞底部不易直接与源漏掺杂区103接触。
所述第三掺杂区114不宜过厚也不宜过薄。若第三掺杂区114过厚，也就是说所述第三掺杂区114的区域较大，且因为第三掺杂区114中的掺杂离子浓度高于所述源漏掺杂区103中的掺杂离子浓度，所述第三掺杂区114中的掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若第三掺杂区114过薄，不易起到加大高浓度掺杂区域的目的，沟槽112中接触孔插塞顶部侧壁易直接与源漏掺杂区103接触，导致接触孔插塞与源漏掺杂区103的接触电阻较大。本实施例中，所述第三掺杂区114的厚度为3纳米至10纳米。
本实施例中，采用离子注入的方式形成第三掺杂区114。
本实施例中，所述半导体结构为PMOS，所述离子掺杂的工艺参数包括：掺杂离子包括：硼、镓和铟中的一种或多种。
离子注入能量不宜过大也不宜过小。若离子的注入能量过大，在形成第三掺杂区114的过程中，易对源漏掺杂区103造成过大晶格损伤，后续退火工艺难以修复，且注入能量过大易导致形成的第三掺杂区114形成在源漏掺杂区103的中心区域或底部区域，从而第三掺杂区114与第一掺杂区109之间，以及第三掺杂区114和第二掺杂区110之间的源漏掺杂区103的离子掺杂浓度较低，从而后续接触孔插塞的部分区域易直接与源漏掺杂区103接触，导致接触孔插塞与源漏掺杂区103的接触电阻较大。若离子的注入能量过小，易导致第三掺杂区114形成在源漏掺杂区103表面，第三掺杂区114难以起到加大高浓度掺杂区域的目的。本实施例中，注入能量为0.5Kev至2.5Kev。
离子注入剂量不宜太大也不宜太小。若离子的注入剂量太大，易导致第三掺杂区114中的离子掺杂浓度过大，掺杂离子易扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若离子的注入剂量太小，第三掺杂区114中的掺杂浓度较小，当沟槽112(如图10所示)过深时，接触孔插塞与第三掺杂区114接触，第三掺杂区114难以起到减小接触孔插塞与源漏掺杂区103接触电阻的目的。本实施例中，离子注入剂量为5E14原子每平方厘米至15E14原子每平方厘米。
需要说明的是，注入方向与基底法线的夹角不宜太大，也不宜太小。若所述夹角太大，第三掺杂区114中的掺杂离子易扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述夹角太小，在垂直于栅极结构106侧壁的方向上，所述掺杂离子扩散距离较小，导致形成的第三掺杂区114的宽度较小，所述接触孔插塞侧壁易直接与源漏掺杂区103接触，不易减小接触孔插塞侧壁与源漏掺杂区103的接触电阻。本实施例中，注入方向与基底法线的夹角为0度至9度。
其他实施例中，所述半导体结构为NMOS，所述离子掺杂的工艺参数包括：掺杂离子包括：磷、砷和锑中的一种或多种；注入能量为0.5Kev至2.5Kev；掺杂离子的注入剂量为5E14原子每平方厘米至15E14原子每平方厘米，注入方向与所述基底法线的夹角为0度至9度。
本实施例中，因为所述源漏掺杂区103的浓度小于所述第一掺杂区109、第二掺杂区110和第三掺杂区114的掺杂浓度，因此，从接触孔插塞指向沟道区的方向上离子掺杂浓度递减，从而第一掺杂区109、第二掺杂区110和第三掺杂区114中的掺杂离子不易穿过源漏掺杂区103进入沟道区，使得半导体工作时源漏掺杂区103源极和漏极的耗尽层不易扩展，减缓短沟道效应。
需要说明的是，在形成第三掺杂区114后，形成接触孔插塞113前，还包括：在所述沟槽112中形成所述金属硅化物层。
需要说明的是，形成第三掺杂区114后，还包括：对第三掺杂区114进行退火处理。有关退火工艺的相关描述参照形成第三掺杂区114后的相关描述，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构第一实施例的结构示意图。
半导体结构包括：基底，所述基底包括衬底100、位于所述衬底100上的栅极结构106、位于所述栅极结构106两侧所述衬底100中的源漏掺杂区103以及位于所述源漏掺杂区103上的层间介质层104；接触孔插塞113，位于所述源漏掺杂区103中，且所述源漏掺杂区103覆盖所述接触孔插塞113的部分侧壁；第一掺杂区109，位于所述源漏掺杂区103中，且位于所述接触孔插塞113的底部与源漏掺杂区103之间，所述第一掺杂区109的掺杂离子类型与源漏掺杂区103的掺杂离子类型相同，且第一掺杂区109的离子掺杂浓度高于所述源漏掺杂区103的离子掺杂浓度；第二掺杂区110，位于所述源漏掺杂区103中，且位于所述第一掺杂区109上，所述第二掺杂区110的掺杂离子类型与源漏掺杂区103的掺杂离子类型相同，第二掺杂区110的离子掺杂浓度高于所述源漏掺杂区103的离子掺杂浓度，所述第二掺杂区110覆盖所述接触孔插塞113的部分侧壁，且所述第二掺杂区110在基底上的投影覆盖所述第一掺杂区109在所述基底上的投影。
本实施例中所述第一掺杂区109与所述接触孔插塞113的底部和侧壁接触，所述第二掺杂区110与接触孔插塞的侧壁接触，所述第一掺杂区109和第二掺杂区110包围位于所述源漏掺杂区103中的所述接触孔插塞113，使得接触孔插塞113不易直接与源漏掺杂区103接触，降低了接触孔插塞113与源漏掺杂区103的接触电阻，改善了半导体结构的电学性能。
此外，因为所述源漏掺杂区103的浓度小于所述第一掺杂区109和第二掺杂区110的掺杂浓度，因此，从接触孔插塞113指向衬底100中沟道区的方向上离子掺杂浓度递减，从而第一掺杂区109和第二掺杂区110中的掺杂离子不易穿过源漏掺杂区103进入沟道区，使得半导体工作时源漏掺杂区103源极和漏极的耗尽层不易扩展，减缓短沟道效应。
本实施例以半导体结构为鳍式场效应晶体管(FinFET)为例，衬底100为具有鳍部101的衬底100。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，衬底上不具有鳍部。本实施例中，衬底100为硅衬底。
鳍部101用于在半导体结构工作时，提供鳍式场效应晶体管的沟道。本实施例中，鳍部101与衬底100为一体结构。鳍部101与衬底100的材料相同。
所述栅极结构106横跨鳍部101，且覆盖鳍部101的部分顶壁和部分侧壁。
所述栅极结构106用于在半导体结构工作时控制沟道的开启与断开。
本实施例中，栅极结构106包括保形覆盖鳍部101的部分顶面和部分侧壁的栅介质层1061和位于栅介质层1061上的金属栅极层1062。
栅介质层1061的材料为高k介质层。本实施例中，栅介质层1061的材料为HfO2。
金属栅极层1062作为电极，用于实现与外部电路的电连接。在本实施例中，金属栅极层1062的材料为镁钨合金。
源漏掺杂区103，位于栅极结构106两侧的鳍部101中。在半导体结构工作时，源漏掺杂区103为栅极结构106下方的沟道提供应力，提高载流子的迁移率。
本实施例中，所述半导体结构用于形成PMOS晶体管，即所述源漏掺杂区103的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构用于形成NMOS晶体管，即所述源漏掺杂区的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
层间介质层104用于实现相邻半导体结构之间的电隔离。因此，层间介质层104的材料为绝缘材料。具体的，层间介质层104的材料为氧化硅。
所述半导体结构还包括：抗刻蚀层105，位于所述层间介质层104与源漏掺杂区103之间，以及所述层间介质层104和栅极结构106之间。
在形成半导体结构的过程中，抗刻蚀层105原先覆盖源漏掺杂区103，对抗刻蚀层105进行离子掺杂，掺杂离子穿过抗刻蚀层105在源漏掺杂区103中形成第一掺杂区109。形成第一掺杂区109的过程中，抗刻蚀层105能够削弱掺杂离子的能量，避免掺杂离子的注入能量过大对源漏掺杂区103的晶格造成过大损伤，使得掺杂离子不易在晶格缺陷中快速扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103的源极和漏极的耗尽层不易扩展，减缓了短沟道效应。另外，抗刻蚀层105在刻蚀层间介质层104形成开口108(如图8所示)的过程中，定义刻蚀工艺刻蚀停止的位置，从而保障刻蚀形成开口108的同时，降低刻蚀工艺对源漏掺杂区103造成过刻蚀的概率。
所述抗刻蚀层105的材料采用低K介电常数的材料。所述抗刻蚀层105的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，所述抗刻蚀层105的材料为掺杂碳的SiN或掺杂氧的SiN。
所述抗刻蚀层105的材料采用低K介电常数的材料，因此，抗刻蚀层105的材料还能够起到减小源漏掺杂区103和栅极结构106电容耦合效应的作用。
需要说明的是，所述抗刻蚀层105不宜过厚也不宜过薄。若所述抗刻蚀层105过厚，在形成第一掺杂区109的过程中，离子不易穿过抗刻蚀层105，导致第一掺杂区109的掺杂浓度过低且形成区域过小，不利于减小接触孔插塞与源漏掺杂区103的接触电阻。若所述抗刻蚀层105过薄，形成第一掺杂区109的过程中，易对源漏掺杂区103的晶格造成损伤，掺杂离子易在晶格缺陷中快速扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103的源极和漏极的耗尽层易扩展，导致短沟道效应较严重。本实施例中，所述抗刻蚀层105的厚度为2纳米至6纳米。
所述半导体结构还包括：掩膜层107位于所述栅极结构106上
掩膜层107用于保护栅极结构106。具体的，掩膜层107的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，掩膜层107的材料包括氮化硅。
所述接触孔插塞113位于所述源漏掺杂区103中，所述源漏掺杂区103覆盖所述接触孔插塞113的部分侧壁。所述接触孔插塞113用于实现半导体结构内器件的电连接，还用于实现半导体结构与半导体结构之间的电连接。
本实施例中，所述接触孔插塞113的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等。
接触孔插塞113形成在开口108(如图9所示)和沟槽112(如图9所示)中。所述开口108和沟槽112是通过刻蚀层间介质层104和源漏掺杂区103形成的，在刻蚀层间介质层104和源漏掺杂区103的过程中，刻蚀产生的聚合物杂质积累在开口108或沟槽112的底部，导致底部的层间介质层104或源漏掺杂区103不易被刻蚀，进而在垂直于栅极结构106的延伸方向上，所述开口108和沟槽112顶部尺寸大于所述开口108和沟槽112底部的尺寸，所述开口108和沟槽112均呈倒梯形，相应的，所述接触孔插塞113呈倒梯形。
所述半导体结构还包括：介电层111，位于所述栅极结构106和层间介质层104上，且所述介电层111覆盖所述接触孔插塞113的部分侧壁。
所述介电层111用于实现相邻器件之间的电隔离，所述介电层111的材料为绝缘材料。本实施例中，所述介电层111的材料为氧化硅。
第一掺杂区109的掺杂离子与源漏掺杂区103的掺杂离子类型相同，且第一掺杂区109的中掺杂离子浓度高于源漏掺杂区103的中掺杂离子浓度。
所述第一掺杂区109用于减少接触孔插塞113与源漏掺杂区103之间的接触电阻。本实施例中，所述半导体结构为PMOS，所述第一掺杂区109的掺杂离子包括：硼、镓和铟中的一种或多种。
第一掺杂区109的离子掺杂浓度不宜过高也不宜过低。若所述离子的掺杂浓度过高，易导致形成的第一掺杂区109的离子掺杂浓度过大，所述掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述第一掺杂区109的离子掺杂浓度过低，形成的第一掺杂区109的离子掺杂浓度较小，不易降低接触孔插塞113与源漏掺杂区103的接触电阻。本实施例中，第一掺杂区109的掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米。
其他实施例中，所述半导体结构为NMOS，所述第一掺杂区的掺杂离子包括：磷、砷和锑中的一种或多种；掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米。
所述第一掺杂区109不宜过厚也不宜过薄。若所述第一掺杂区109过厚，也就是说所述第一掺杂区109的区域较大，且因为所述第一掺杂区109中的掺杂离子浓度高于所述源漏掺杂区103中的掺杂离子浓度，所述第一掺杂区109中的掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述第一掺杂区109过薄，也就是说所述接触孔插塞113与所述源漏掺杂区103的接触面积较小，易导致接触孔插塞113与源漏掺杂区103的接触电阻较大。本实施例中，所述第一掺杂区109的厚度为3纳米至20纳米。
所述第二掺杂区110与源漏掺杂区103的掺杂离子类型相同，第二掺杂区110的掺杂离子浓度大于所述源漏掺杂区103的掺杂离子浓度，且所述第二掺杂区110在基底上的投影覆盖所述第一掺杂区109在基底上的投影。
在垂直于所述栅极结构106的延伸方向上，所述第二掺杂区110的宽度较大，从而接触孔插塞113顶部不易与源漏掺杂区103接触，有利于减小接触孔插塞与源漏掺杂区103的接触电阻。
本实施例中，所述半导体结构为PMOS，所述第二掺杂区110的掺杂离子包括：硼、镓和铟中的一种或多种。
需要说明的是，第二掺杂区110的离子掺杂浓度不宜过高也不宜过低。具体表述掺杂前述第一掺杂区109，在此不再赘述。本实施例中，第二掺杂区110的掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米。
其他实施例中，所述半导体结构为NMOS，所述第二掺杂区的掺杂离子包括：磷、砷和锑中的一种或多种；掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米。
需要说明的是，所述第二掺杂区110不宜过厚也不宜过薄。若所述第二掺杂区110过厚，也就是说所述第二掺杂区110的区域较大，且因为所述第二掺杂区110中的掺杂离子浓度高于所述源漏掺杂区103中的掺杂离子浓度，所述第二掺杂区110中的掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述第二掺杂区110过薄，沟槽112中接触孔插塞113顶部侧壁易直接与源漏掺杂区103接触，导致接触孔插塞113与源漏掺杂区103的接触电阻较大。本实施例中，所述第二掺杂区110的厚度为2纳米至5纳米。
本实施例中，半导体结构还包括：第三掺杂区114，第三掺杂区114位于第一掺杂区109与源漏掺杂区103之间，且与第一掺杂区109接触；第三掺杂区114的掺杂离子类型与源漏掺杂区103的掺杂离子类型相同，且第三掺杂区114的离子掺杂浓度高于源漏掺杂区103的离子掺杂浓度，且第三掺杂区114在基底上的投影覆盖第二掺杂区110在基底上的投影。
所述第三掺杂区114进一步的加大了高浓度的掺杂区域，使得接触孔插塞113底部不易直接与源漏掺杂区103接触。本实施例中，所述半导体结构为PMOS，所述第三掺杂区114的掺杂离子包括：硼、镓和铟中的一种或多种。
需要说明的是，所述第三掺杂区114的掺杂浓度不宜过大也不宜过小。若所述掺杂浓度过大，所述掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述掺杂浓度较小，所述第三掺杂区114没有起到减小接触孔插塞113与源漏掺杂区103接触电阻的目的。本实施例中，掺杂浓度为5E19原子每立方厘米至15E19原子每立方厘米。
其他实施例中，所述半导体结构为NMOS，所述第三掺杂区的掺杂离子包括：磷、砷和锑中的一种或多种；掺杂浓度为5E19原子每立方厘米至15E19原子每立方厘米。
需要说明的是，所述第三掺杂区114不宜过厚也不宜过薄。若所述第三掺杂区114过厚，也就是说所述第三掺杂区114的区域较大，且因为所述第三掺杂区114中的掺杂离子浓度高于所述源漏掺杂区103中的掺杂离子浓度，所述第三掺杂区114中的掺杂离子易扩散至所述鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。若所述第三掺杂区114过薄，不易起到加大高浓度掺杂区域的目的。本实施例中，所述第三掺杂区114的厚度为3纳米至10纳米。
需要说明的是，接触孔插塞113的底面与源漏掺杂区103顶面距离不宜太大也不宜太小。若距离太大，也就是接触孔插塞113过深的位于源漏掺杂区103中，接触孔插塞113位于第一掺杂区109中，因此，第一掺杂区109和第三掺杂区114的总厚度过厚，第一掺杂区109和第三掺杂区114中的掺杂离子易扩散至鳍部101中的沟道区中，在半导体结构工作时，源漏掺杂区103源极和漏极的耗尽层扩展，导致短沟道效应较严重。本实施例中，接触孔插塞113的底面与源漏掺杂区103顶面的距离为2纳米至15纳米。
此外，因为源漏掺杂区103的离子掺杂浓度小于第一掺杂区109、第二掺杂区110和第三掺杂区114的掺杂浓度，因此，从接触孔插塞113指向衬底100中沟道区的方向，离子掺杂浓度递减，从而第一掺杂区109、第二掺杂区110和第三掺杂区114中的掺杂离子不易穿过源漏掺杂区103进入沟道区，使得半导体工作时源漏掺杂区103源极和漏极的耗尽层不易扩展，减缓短沟道效应。
所述半导体结构还包括：金属硅化物层(图中未示出)，位于所述第一掺杂区109和接触孔插塞113之间以及第二掺杂区110与接触孔插塞113之间。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧所述衬底中的源漏掺杂区以及位于所述源漏掺杂区上的层间介质层；
刻蚀所述层间介质层，形成露出所述源漏掺杂区的开口；
在所述开口露出的所述源漏掺杂区顶部形成第一掺杂区和位于所述第一掺杂区上的第二掺杂区，所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影，且所述第一掺杂区、第二掺杂区以及源漏掺杂区的掺杂离子类型相同，所述第一掺杂区和第二掺杂区的掺杂离子浓度均大于所述源漏掺杂区的掺杂离子浓度；
形成所述第二掺杂区后，刻蚀所述开口底部的第一掺杂区和第二掺杂区，形成由第一掺杂区和第二掺杂区围成的沟槽；
在所述开口和沟槽中形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂区的厚度为3纳米至20纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入的方式形成第一掺杂区。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，当所述半导体结构为PMOS时，形成所述第一掺杂区的工艺参数包括：掺杂离子包括：硼、镓和铟中的一种或多种；注入能量为1Kev至5Kev；掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为0度；
或者，当所述半导体结构为形成NMOS时，形成所述第一掺杂区的工艺参数包括：掺杂离子包括：磷、砷和锑中的一种或多种；注入能量为1Kev至5Kev；掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为0度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掺杂区的厚度为2纳米至5纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入的方式形成第二掺杂区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，当所述半导体结构为PMOS时，形成所述第二掺杂区的工艺参数包括：掺杂离子包括：硼、镓和铟中的一种或多种；注入能量为1Kev至5Kev；掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为4度至15度；
或者，当所述半导体结构为NMOS时，形成所述第二掺杂区的工艺参数包括：掺杂离子包括：磷、砷和锑中的一种或多种；注入能量为1Kev至5Kev；
掺杂离子的注入剂量为1E15原子每平方厘米至3E15原子每平方厘米；注入方向与所述基底法线的夹角为4度至15度。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括抗刻蚀层，位于所述层间介质层与源漏掺杂区之间，以及所述层间介质层和栅极结构之间；
形成露出所述源漏掺杂区的开口的步骤中：以所述抗刻蚀层为刻蚀停止层刻蚀所述层间介质层；
形成所述第一掺杂区的步骤包括：对所述抗刻蚀层进行离子掺杂，所述离子穿过所述抗刻蚀层在所述源漏掺杂区中形成第一掺杂区；
所述半导体结构的形成方法还包括：形成第一掺杂区后，形成第二掺杂区前，去除所述开口露出的所述抗刻蚀层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述抗刻蚀层的厚度为2纳米至6纳米。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述抗刻蚀层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述沟槽后，形成接触孔插塞前还包括：对所述沟槽的底部进行离子掺杂，形成第三掺杂区，所述第三掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，且第三掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度；所述第三掺杂区位于所述第一掺杂区和源漏掺杂区之间，且与第一掺杂区接触；所述第三掺杂区在基底上的投影覆盖所述第二掺杂区在所述基底上的投影。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第三掺杂区的厚度为3纳米至10纳米。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，采用离子注入的方式形成第三掺杂区。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，所述沟槽的底面与所述开口的底面距离为2纳米至15纳米。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧所述衬底中的源漏掺杂区以及位于所述源漏掺杂区上的层间介质层；
接触孔插塞，位于所述源漏掺杂区中，且所述源漏掺杂区覆盖所述接触孔插塞的部分侧壁；
第一掺杂区，位于所述源漏掺杂区中，且位于所述接触孔插塞的底部与源漏掺杂区之间，所述第一掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，且第一掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度；
第二掺杂区，位于所述源漏掺杂区中，且位于所述第一掺杂区上，所述第二掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，第二掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度，所述第二掺杂区覆盖所述接触孔插塞的部分侧壁，且所述第二掺杂区在基底上的投影覆盖所述第一掺杂区在所述基底上的投影。
16.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂区的厚度为3纳米至20纳米。
17.如权利要求15所述的半导体结构，其特征在于，所述第二掺杂区的厚度为2纳米至5纳米。
18.如权利要求15所述的半导体结构，其特征在于，当所述半导体结构为PMOS时，所述第一掺杂区和第二掺杂区的掺杂离子均包括：硼、镓和铟中的一种或多种；掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米；
当所述半导体结构为NMOS时，所述第一掺杂区和第二掺杂区的掺杂离子均包括：磷、砷和锑中的一种或多种；掺杂浓度均为1E20原子每立方厘米至3E20原子每立方厘米。
19.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第三掺杂区，所述第三掺杂区位于所述第一掺杂区与源漏掺杂区之间，且与所述第一掺杂区接触；所述第三掺杂区的掺杂离子类型与源漏掺杂区的掺杂离子类型相同，且第三掺杂区的离子掺杂浓度高于所述源漏掺杂区的离子掺杂浓度，且所述第三掺杂区在所述基底上的投影覆盖所述第二掺杂区在所述基底上的投影。
20.如权利要求19所述的半导体结构，其特征在于，所述第三掺杂区的厚度为3纳米至10纳米。
21.如权利要求15所述的半导体结构，其特征在于，所述接触孔插塞的底面与源漏掺杂区的顶面的距离为2纳米至15纳米。
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