CN117594629A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括第一器件区和第二器件区；在相邻第一器件区和第二器件区交界处的基底中形成隔离结构；在第一器件区和第二器件区中，形成位于基底上的栅极结构、以及位于栅极结构两侧的基底中的源漏掺杂层，隔离结构两侧的源漏掺杂层的掺杂类型相同；在相邻第一器件区和第二器件区交界处的基底中形成反型掺杂层，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同。反型掺杂层能够阻止隔离结构两侧的掺杂类型相同的源漏掺杂层通过隔离结构底部的基底发生穿通的现象发生，降低了在隔离结构底部出现漏电通道的概率，从而提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应 (short-channel effects，SCE)更容易发生。
隔离技术用于确保每个器件独立于其他器件工作，避免彼此之间的信号干扰，高压器件需要格外关注，同时要考虑到隔离结构带来的寄生效应。此外，为了减少工艺的复杂度和额外芯片面积负担，因此在技术和成本上要综合考虑。
目前产业界较为常用的隔离方式包括结隔离和介质隔离，结隔离成本低且易于实现，但容易导致泄漏电流，介质隔离具有占用芯片面积小、泄漏电流小等优势，例如目前常用的浅沟道隔离结构。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底包括第一器件区和第二器件区；隔离结构，位于相邻第一器件区和第二器件区的交界处的基底中；栅极结构，分别位于第一器件区和第二器件区的基底上；源漏掺杂层，位于栅极结构两侧的基底中，隔离结构两侧的源漏掺杂层的掺杂类型相同；反型掺杂层，位于隔离结构底部的基底中，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括第一器件区和第二器件区；在相邻第一器件区和第二器件区交界处的基底中形成隔离结构；在第一器件区和第二器件区中，形成位于基底上的栅极结构、以及位于栅极结构两侧的基底中的源漏掺杂层，隔离结构两侧的源漏掺杂层的掺杂类型相同；在相邻第一器件区和第二器件区交界处的基底中形成反型掺杂层，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，提供基底，基底包括第一器件区和第二器件区；在相邻第一器件区和第二器件区交界处的基底中形成隔离结构；在第一器件区和第二器件区中，形成位于基底上的栅极结构、以及位于栅极结构两侧的基底中的源漏掺杂层，隔离结构两侧的源漏掺杂层的掺杂类型相同；在相邻第一器件区和第二器件区交界处的基底中形成反型掺杂层，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同，相应的，在源漏掺杂层中掺杂的离子向基底下方扩散的过程中，由于反型掺杂层掺杂类型与源漏掺杂层的掺杂类型不同，反型掺杂层能够阻止隔离结构两侧的掺杂类型相同的源漏掺杂层通过隔离结构底部的基底发生穿通(punch through)的现象发生，降低了在隔离结构底部出现漏电通道的概率，从而提高了半导体结构的性能。
附图说明
图1是一种半导体结构对应的结构示意图；
图2是本发明半导体结构一实施例中对应的结构示意图；
图3至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
图7是本发明半导体结构第一器件区和第二器件区交界处的基底中的反型掺杂层中掺杂离子的浓度和半导体结构的工作电压的关系示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构分析其性能有待提高的原因。
图1是一种半导体结构对应的结构示意图。
参考图1，基底10，基底10包括第一器件区10A和第二器件区10B；隔离结构11，位于相邻第一器件区10A和第二器件区10B的交界处的基底10中；栅极结构12，分别位于第一器件区10A和第二器件区10B的基底10上；源漏掺杂层16，位于栅极结构12两侧的基底10中，隔离结构11两侧的源漏掺杂层16的掺杂类型相同。
经研究发现，在对源漏掺杂层16施加工作电压的情形下，源漏掺杂层16 中掺杂的离子会向基底10下方扩散，由于隔离结构11两侧的源漏掺杂层16 的掺杂类型相同，使隔离结构11两侧的源漏掺杂层16会通过隔离结构底部的基底发生穿通(punch through)，增大了在隔离结构底部出现漏电通道的概率，从而影响了半导体结构的性能。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底包括第一器件区和第二器件区；在相邻第一器件区和第二器件区交界处的基底中形成隔离结构；在第一器件区和第二器件区中，形成位于基底上的栅极结构、以及位于栅极结构两侧的基底中的源漏掺杂层，隔离结构两侧的源漏掺杂层的掺杂类型相同；在相邻第一器件区和第二器件区交界处的基底中形成反型掺杂层，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同。
本发明实施例提供一种半导体结构的形成方法，提供基底，基底包括第一器件区和第二器件区；在相邻第一器件区和第二器件区交界处的基底中形成隔离结构；在第一器件区和第二器件区中，形成位于基底上的栅极结构、以及位于栅极结构两侧的基底中的源漏掺杂层，隔离结构两侧的源漏掺杂层的掺杂类型相同；在相邻第一器件区和第二器件区交界处的基底中形成反型掺杂层，反型掺杂层的顶部与隔离结构的底部相接触，且反型掺杂层的掺杂类型与隔离结构两侧的源漏掺杂层的掺杂类型不同，相应的，在源漏掺杂层中掺杂的离子向基底下方扩散的过程中，由于反型掺杂层掺杂类型与源漏掺杂层的掺杂类型不同，反型掺杂层能够阻止隔离结构两侧的掺杂类型相同的源漏掺杂层通过隔离结构底部的基底发生穿通(punch through)的现象发生，降低了在隔离结构底部出现漏电通道的概率，从而提高了半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明半导体结构一实施例对应的结构示意图。
半导体结构包括：基底200，基底200包括第一器件区200A和第二器件区200B；隔离结构201，位于相邻第一器件区200A和第二器件区200B的交界处的基底200中；栅极结构202，分别位于第一器件区200A和第二器件区200B 的基底200上；源漏掺杂层206，位于栅极结构202两侧的基底200中，隔离结构201两侧的源漏掺杂层206的掺杂类型相同；反型掺杂层208，位于隔离结构201底部的基底200中，反型掺杂层208的顶部与隔离结构201的底部相接触，且反型掺杂层208的掺杂类型与隔离结构201两侧的源漏掺杂层206的掺杂类型不同。
需要说明的是，通过在相邻第一器件区200A和第二器件区200B交界处的基底200中设置反型掺杂层208，反型掺杂层208的顶部与隔离结构201的底部相接触，且反型掺杂层208的掺杂类型与隔离结构201两侧的源漏掺杂层206 的掺杂类型不同，相应的，在源漏掺杂层206中掺杂的离子向基底200下方扩散的过程中，由于反型掺杂层208掺杂类型与源漏掺杂层206的掺杂类型不同，反型掺杂层208能够阻止隔离结构201两侧的掺杂类型相同的源漏掺杂层206 通过隔离结构201底部的基底200发生穿通(punch through)的现象发生，降低了在隔离结构201底部出现漏电通道的概率，从而提高了半导体结构的性能。
基底200用于为后续工艺制程提供工艺平台。
本实施例中，以基底200用于形成立体型场效应晶体管为例，基底200为立体型基底，基底200包括衬底(图未示)以及凸出于衬底上的鳍部(图未示)。在其他实施例中，根据实际形成的晶体管类型，基底还可以为平面型基底。
本实施例中，基底200的材料为硅。
本实施例中，第一器件区200A和第二器件区200B为晶体管的器件形成区域。
本实施例中，第一器件区200A和第二器件区200B均为N型晶体管。在其他实施例中，第一器件区和第二器件区均为P型晶体管，在另一些实施例中，第一器件区和第二器件区中的任意一个用于形成N型晶体管，另一个用于形成 P型晶体管。
隔离结构201用于实现第一器件区200A和第二器件区200B之间的隔离，减少相邻第一器件区200A和第二器件区200B之间相互漏电的风险。
为此，隔离结构201的材料为绝缘材料，隔离结构201的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种，作为一种示例，隔离结构201的材料为氧化硅。
需要说明的是，沿基底200表面的法线方向，隔离结构201的厚度不宜过大，也不宜过小。如果隔离结构201的厚度过大，则容易导致隔离结构201的深宽比过大，增大了隔离结构201的填充难度，相应的，也就增大了在隔离结构201中产生空洞的概率，从而对隔离结构201的电隔离作用产生影响；如果隔离结构201的厚度过小，则容易导致隔离结构201所起到的电隔离效果受到影响。为此，本实施例中，沿基底200表面的法线方向，隔离结构201的厚度为400纳米至600纳米。
其中，栅极结构202用于控制晶体管导电沟道的开启和关断。
本实施例中，栅极结构202包括多晶硅栅极结构。
本实施例中，栅极结构202包括栅氧化层(图未示)和位于栅氧化层上的栅极层(图未示)，栅氧化层用于隔离栅极层和基底200，在器件工作时，栅极层用于控制导电沟道的开启或关断。
本实施例中，栅极层的材料包括多晶硅，栅氧化层的材料包括氧化硅或氮氧化硅。
当形成的半导体结构为P型晶体管时，源漏掺杂层206的材料为掺杂有P 型离子的锗化硅或硅，P型离子包括B、Ga或In；当形成的半导体结构为N型晶体管时，源漏掺杂层206的材料为掺杂有N型离子的碳化硅或硅，N型离子包括P、As或Sb。作为一种示例，第一器件区200A和第二器件区200B均为 N型晶体管，源漏掺杂层206中掺杂的离子类型为N型离子。在其他实施例中，当第一器件区和第二器件区均为P型晶体管，源漏掺杂层中掺杂的离子类型为 P型离子。
本实施例中，反型掺杂层208位于隔离结构201底部的正投影下方。
具体地，反型掺杂层208位于隔离结构201底部的正投影下方，相应的，在反型掺杂层208的形成工艺中，减少了反型掺杂层208中掺杂的离子穿过隔离结构201两侧的源漏掺杂层206的风险，同时，相较于反型掺杂层208凸出于隔离结构201底部的正投影的方案，使反型掺杂层208与源漏掺杂层206之间的距离满足工艺要求，降低了反型掺杂层208中掺杂的离子扩散至源漏掺杂层206中的概率，从而减少了对源漏掺杂层206的电学性能产生影响的概率，进而提高了半导体结构的性能。
需要说明的是，反型掺杂层208中掺杂离子的浓度不宜过大，也不宜过小。如果反型掺杂层208中掺杂离子的浓度过大，则容易导致反型掺杂层208中掺杂的离子扩散的范围过大，对其他区域载流子的分布造成影响，从而对半导体结构的性能造成影响；如果反型掺杂层208中掺杂离子的浓度过小，则容易导致反型掺杂层208不能阻止隔离结构201两侧的掺杂类型相同的源漏掺杂层 206通过隔离结构201底部的基底200发生穿通(punchthrough)的现象发生，增大了在隔离结构201底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，反型掺杂层208中掺杂离子的浓度为6E16atom/cm3至9E17atom/cm3。
还需要说明的是，沿基底200表面的法线方向，反型掺杂层208的厚度不宜过大，也不宜过小。如果反型掺杂层208的厚度过大，则需要过大的注入能量，造成工艺成本的浪费；如果反型掺杂层208的厚度过小，即意味着反型掺杂层208的掺杂深度过小，相应的，在源漏掺杂层206中掺杂的离子向基底200 中扩散的深度变大时，容易导致反型掺杂层208不能阻止隔离结构201两侧的掺杂类型相同的源漏掺杂层206通过隔离结构201底部的基底200发生穿通的现象发生，增大了在隔离结构201底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底200表面的法线方向，反型掺杂层 208的厚度为0.1微米至1微米。
具体地，以与栅极结构202的延伸方向相垂直且平行于基底200表面的方向为横向，反型掺杂层208的横向尺寸不宜过大，也不宜过小。如果反型掺杂层208的横向尺寸过大，使反型掺杂层208与源漏掺杂层206之间的距离不能满足工艺尺寸要求，增大了反型掺杂层208中掺杂的离子扩散至源漏掺杂层206 中的概率，从而对源漏掺杂层206的电学性能产生影响，进而对半导体结构的性能产生影响；如果反型掺杂层208的横向尺寸过小，容易导致反型掺杂层208 不能阻止隔离结构201两侧的掺杂类型相同的源漏掺杂层206通过隔离结构 201底部的基底200发生穿通的现象发生，增大了在隔离结构201底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，以与栅极结构202的延伸方向相垂直且平行于基底200表面的方向为横向，反型掺杂层 208的横向尺寸为225纳米至600纳米。
由前述可知，源漏掺杂层206中掺杂的离子类型为N型离子，为此，本实施例中，反型掺杂层208中掺杂的离子类型为P型离子。由于反型掺杂层208 掺杂类型与源漏掺杂层206的掺杂类型不同，反型掺杂层208能够阻止隔离结构201两侧的掺杂类型相同的源漏掺杂层206通过隔离结构201底部的基底200 发生穿通(punch through)的现象发生，降低了在隔离结构201底部出现漏电通道的概率，从而提高了半导体结构的性能。在其他实施例中，反型掺杂层中掺杂的离子类型还可以为N型离子。
本实施例中，反型掺杂层208中掺杂的离子类型为P型离子，反型掺杂层 208中掺杂的离子包括B、BF3和BF2+中的一种或多种。在其他实施例中，反型掺杂层中掺杂的离子类型为N型离子，反型掺杂层中掺杂的离子包括P、As和 Sb中的一种或多种。
具体地，由于基底200的材料为硅，相对而言，B、BF3和BF2+离子对基底 200的晶格造成的损伤较小，从而有利于保证半导体结构的性能。
图3至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底100，基底100包括第一器件区100A和第二器件区 100B。
基底100用于为后续工艺制程提供工艺平台。
本实施例中，以基底100用于形成立体型场效应晶体管为例，基底100为立体型基底，基底100包括衬底以及凸出于衬底上的鳍部。在其他实施例中，根据实际形成的晶体管类型，基底还可以为平面型基底。
本实施例中，基底100的材料为硅。
本实施例中，第一器件区100A和第二器件区100B为晶体管的器件形成区域。
本实施例中，第一器件区100A和第二器件区100B均为N型晶体管。在其他实施例中，第一器件区和第二器件区均为P型晶体管，在另一些实施例中，第一器件区和第二器件区中的任意一个用于形成N型晶体管；另一个用于形成 P型晶体管。
参考图4，在相邻第一器件区100A和第二器件区100B交界处的基底100 中形成隔离结构101。
隔离结构101用于实现第一器件区100A和第二器件区100B之间的隔离，减少相邻第一器件区100A和第二器件区100B之间相互漏电的风险。
为此，隔离结构101的材料为绝缘材料，隔离结构101的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种，作为一种示例，隔离结构101的材料为氧化硅。
需要说明的是，沿基底100表面的法线方向，隔离结构101的厚度不宜过大，也不宜过小。如果隔离结构101的厚度过大，则容易导致隔离结构101的深宽比过大，增大了隔离结构101的填充难度，相应的，也就增大了在隔离结构101中产生空洞的概率，从而对隔离结构101的电隔离作用产生影响；如果隔离结构101的厚度过小，则容易导致隔离结构101所起到的电隔离效果受到影响。为此，本实施例中，沿基底100表面的法线方向，隔离结构101的厚度为400纳米至600纳米。
参考图5，在第一器件区100A和第二器件区100B中，形成位于基底100 上的栅极结构102、以及位于栅极结构102两侧的基底100中的源漏掺杂层106，隔离结构101两侧的源漏掺杂层106的掺杂类型相同。
其中，栅极结构102用于控制晶体管导电沟道的开启和关断。
本实施例中，栅极结构102包括多晶硅栅极结构102。
本实施例中，栅极结构102包括栅氧化层(图未示)和位于栅氧化层上的栅极层(图未示)，栅氧化层用于隔离栅极层和基底100，在器件工作时，栅极层用于控制导电沟道的开启或关断。
本实施例中，栅极层的材料包括多晶硅，栅氧化层的材料包括氧化硅或氮氧化硅。
当形成的半导体结构为P型晶体管时，源漏掺杂层106的材料为掺杂有P 型离子的锗化硅或硅，P型离子包括B、Ga或In；当形成的半导体结构为N型晶体管时，源漏掺杂层106的材料为掺杂有N型离子的碳化硅或硅，N型离子包括P、As或Sb。作为一种示例，第一器件区100A和第二器件区100B均为 N型晶体管，源漏掺杂层106中掺杂的离子类型为N型离子。在其他实施例中，当第一器件区和第二器件区均为P型晶体管，源漏掺杂层中掺杂的离子类型为 P型离子。
参考图6，在相邻第一器件区100A和第二器件区100B交界处的基底100 中形成反型掺杂层108，反型掺杂层108的顶部与隔离结构101的底部相接触，且反型掺杂层108的掺杂类型与隔离结构101两侧的源漏掺杂层106的掺杂类型不同。
需要说明的是，在相邻第一器件区100A和第二器件区100B交界处的基底 100中形成反型掺杂层108，反型掺杂层108的顶部与隔离结构101的底部相接触，且反型掺杂层108的掺杂类型与隔离结构101两侧的源漏掺杂层106的掺杂类型不同，相应的，在源漏掺杂层106中掺杂的离子向基底100下方扩散的过程中，由于反型掺杂层108掺杂类型与源漏掺杂层106的掺杂类型不同，反型掺杂层108能够阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通(punch through)的现象发生，降低了在隔离结构101底部出现漏电通道的概率，从而提高了半导体结构的性能。
本实施例中，反型掺杂层108位于隔离结构101底部的正投影下方。
具体地，反型掺杂层108位于隔离结构101底部的正投影下方，相应的，在形成反型掺杂层108的过程中，减少了反型掺杂层108中掺杂的离子穿过隔离结构101两侧的源漏掺杂层106的风险，同时，相较于反型掺杂层108凸出于隔离结构101底部的正投影的方案，使反型掺杂层108与源漏掺杂层106之间的距离满足工艺要求，降低了反型掺杂层108中掺杂的离子扩散至源漏掺杂层106中的概率，从而减少了对源漏掺杂层106的电学性能产生影响的概率，进而提高了半导体结构的性能。
需要说明的是，本实施例中，在栅极结构102两侧的基底100中形成源漏掺杂层106之后，在隔离结构101底部的基底100中形成反型掺杂层108。
在形成源漏掺杂层106之前，半导体的制程工艺会经历多次热处理，在形成源漏掺杂层106之后形成反型掺杂层108，减少了反型掺杂层108受多次热处理的影响，即减少了反型掺杂层108中掺杂的离子因受多次热处理而扩散造成浓度下降的概率，从而提高了半导体结构的性能。
本实施例中，形成反型掺杂层108的步骤包括：在基底100的顶部形成覆盖栅极结构102和源漏掺杂层106的保护层，保护层露出隔离结构101的顶面；经由保护层露出的隔离结构101，对隔离结构101底部的基底100进行掺杂处理，在隔离结构101底部的基底100中形成反型掺杂层108。
具体地，保护层对第一器件区100A中的栅极结构102和源漏掺杂层106、以及第二器件区100B中的栅极结构102和源漏掺杂层106起到保护作用，降低了反型掺杂层108中掺杂的离子进入第一器件区100A和第二器件区100B的概率，从而提高了半导体结构的性能。
本实施例中，保护层的材料包括光刻胶和底部抗反射涂层中的一种或两种。
需要说明的是，光刻胶和底部抗反射涂层均为有机材料，在形成反型掺杂层108的工艺中，具有阻挡反型掺杂层108中掺杂的离子进入第一器件区100A 和第二器件区100B的作用，同时，光刻胶和底部抗反射涂层均为有机材料，且材料硬度较软，在后续去除保护层的过程中，易于去除保护层，降低了去除保护层的工艺难度，从而提高了半导体结构的性能。
本实施例中，形成反型掺杂层108的工艺的步骤包括：对基底100进行离子注入。
具体地，离子注入具有可控性高等特点，能够精确控制掺杂离子的浓度和深度，相应的，采用离子注入形成反型掺杂层108，能够使反型掺杂层108的形成区域满足工艺需求，使反型掺杂层108位于隔离结构101底部的正投影下方，达到阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通(punch through)的现象发生的效果，从而提高了半导体结构的性能。
需要说明的是，离子注入的工艺中，掺杂剂量范围不宜过大，也不宜过小。如果掺杂剂量过大，则容易导致反型掺杂层108中掺杂的离子扩散的范围过大，对其他区域载流子的分布造成影响，从而对半导体结构的性能造成影响；如果掺杂剂量过小，则容易导致反型掺杂层108不能阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通(punch through)的现象发生，增大了在隔离结构101底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，离子注入的工艺中，掺杂剂量范围为1E16atom/cm3至2E18atom/cm3。
还需要说明的是，离子注入的工艺中，注入能量范围不宜过大，也不宜过小。如果注入能量过大，则容易使反型掺杂层108的掺杂深度过大，导致反型掺杂层108的顶部与隔离结构101的底部不能相互接触，相应的，增大了隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底 100发生穿通(punch through)的现象发生的概率，即增大了在隔离结构101 底部出现漏电通道的概率，从而对半导体结构的性能产生影响；如果注入能量过小，则容易使反型掺杂层108的掺杂深度过小，相应的，在源漏掺杂层106 中掺杂的离子向基底100中扩散的深度变大时，容易导致反型掺杂层108不能阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通(punch through)的现象发生，增大了在隔离结构101 底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，离子注入的工艺中，注入能量范围为100kev至1Mev。
具体地，沿基底100表面的法线方向，反型掺杂层108的厚度不宜过大，也不宜过小。如果反型掺杂层108的厚度过大，则需要过大的注入能量，造成工艺成本的浪费；如果反型掺杂层108的厚度过小，即意味着反型掺杂层108 的掺杂深度过小，相应的，在源漏掺杂层106中掺杂的离子向基底100中扩散的深度变大时，容易导致反型掺杂层108不能阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通的现象发生，增大了在隔离结构101底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底100表面的法线方向，反型掺杂层108的厚度为0.1微米至1微米。
需要说明的是，以与栅极结构102的延伸方向相垂直且平行于基底100表面的方向为横向，反型掺杂层108的横向尺寸不宜过大，也不宜过小。如果反型掺杂层108的横向尺寸过大，使反型掺杂层108与源漏掺杂层106之间的距离不能满足工艺尺寸要求，增大了反型掺杂层108中掺杂的离子扩散至源漏掺杂层106中的概率，从而对源漏掺杂层106的电学性能产生影响，进而对半导体结构的性能产生影响；如果反型掺杂层108的横向尺寸过小，容易导致反型掺杂层108不能阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通的现象发生，增大了在隔离结构101底部出现漏电通道的概率，从而影响了半导体结构的性能。为此，本实施例中，以与栅极结构102的延伸方向相垂直且平行于基底100表面的方向为横向，反型掺杂层108的横向尺寸为225纳米至600纳米。
由前述可知，源漏掺杂层106中掺杂的离子类型为N型离子，为此，本实施例中，反型掺杂层108中掺杂的离子类型为P型离子。由于反型掺杂层108 掺杂类型与源漏掺杂层106的掺杂类型不同，反型掺杂层108能够阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100 发生穿通(punch through)的现象发生，降低了在隔离结构101底部出现漏电通道的概率，从而提高了半导体结构的性能。在其他实施例中，反型掺杂层中掺杂的离子类型还可以为N型离子。
本实施例中，反型掺杂层108中掺杂的离子类型为P型离子，反型掺杂层 108中掺杂的离子包括B、BF3和BF2+中的一种或多种。在其他实施例中，反型掺杂层中掺杂的离子类型为N型离子，反型掺杂层中掺杂的离子包括P、As和 Sb中的一种或多种。
具体地，由于基底100的材料为硅，相对而言，B、BF3和BF2+离子对基底100的晶格造成的损伤较小，从而有利于保证半导体结构的性能。。
需要说明的是，形成反型掺杂层108之后，还包括：去除保护层。
具体地，去除保护层的工艺包括湿法刻蚀工艺或灰化工艺。
需要说明的是，参考图7，图7示出了本发明实施例中第一器件区100A和第二器件区100B交界处的基底100中的反型掺杂层108中掺杂离子的浓度和半导体结构的工作电压的关系示意图，图中线①指的是在相邻第一器件区100A 和第二器件区100B交界处的基底100中未形成反型掺杂层108时，半导体结构的工作电压值；图中线②指的是在相邻第一器件区100A和第二器件区100B 交界处的基底100中形成反型掺杂层108时，半导体结构的工作电压值，由示意图图7，可知，通过在相邻第一器件区100A和第二器件区100B交界处的基底100中形成反型掺杂层108，反型掺杂层108的顶部与隔离结构101的底部相接触，且反型掺杂层108的掺杂类型与隔离结构101两侧的源漏掺杂层106 的掺杂类型不同，相应的，在对源漏掺杂层106施加高电压的情形下，源漏掺杂层106中掺杂的离子会向基底100下方扩散，由于反型掺杂层108掺杂类型与源漏掺杂层106的掺杂类型不同，反型掺杂层108能够阻止隔离结构101两侧的掺杂类型相同的源漏掺杂层106通过隔离结构101底部的基底100发生穿通(punch through)的现象发生，降低了在隔离结构101底部出现漏电通道的概率，同时，也提高了半导体结构的工作电压值，使半导体结构的耐压性和可靠性得到提高，从而提高了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一器件区和第二器件区；
隔离结构，位于相邻所述第一器件区和第二器件区的交界处的所述基底中；
栅极结构，分别位于所述第一器件区和第二器件区的所述基底上；
源漏掺杂层，位于所述栅极结构两侧的基底中，所述隔离结构两侧的源漏掺杂层的掺杂类型相同；
反型掺杂层，位于所述隔离结构底部的所述基底中，所述反型掺杂层的顶部与所述隔离结构的底部相接触，且所述反型掺杂层的掺杂类型与所述隔离结构两侧的源漏掺杂层的掺杂类型不同。
2.如权利要求1所述的半导体结构，其特征在于，所述反型掺杂层中掺杂离子的浓度为6E16atom/cm3至9E17atom/cm3。
3.如权利要求1所述的半导体结构，其特征在于，沿所述基底表面的法线方向，所述反型掺杂层的厚度为0.1微米至1微米。
4.如权利要求1所述的半导体结构，其特征在于，所述反型掺杂层位于所述隔离结构底部的正投影下方。
5.如权利要求1所述的半导体结构，其特征在于，以与所述栅极结构的延伸方向相垂直且平行于所述基底表面的方向为横向，所述反型掺杂层的横向尺寸为225纳米至600纳米。
6.如权利要求1所述的半导体结构，其特征在于，沿所述基底表面的法线方向，所述隔离结构的厚度为400纳米至600纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述隔离结构两侧的源漏掺杂层中掺杂的离子类型为N型离子，所述反型掺杂层中掺杂的离子类型为P型离子；
或者，
所述隔离结构两侧的源漏掺杂层中掺杂的离子类型为P型离子，所述反型掺杂层中掺杂的离子类型为N型离子。
8.如权利要求7所述的半导体结构，其特征在于，所述反型掺杂层中掺杂的离子类型为P型离子，所述反型掺杂层中掺杂的离子包括B、BF3和BF2+中的一种或多种；
或者，
所述反型掺杂层中掺杂的离子类型为N型离子，所述反型掺杂层中掺杂的离子包括P、As和Sb中的一种或多种。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一器件区和第二器件区；
在相邻所述第一器件区和第二器件区交界处的所述基底中形成隔离结构；
在所述第一器件区和第二器件区中，形成位于所述基底上的栅极结构、以及位于所述栅极结构两侧的基底中的源漏掺杂层，所述隔离结构两侧的所述源漏掺杂层的掺杂类型相同；
在相邻所述第一器件区和第二器件区交界处的基底中形成反型掺杂层，所述反型掺杂层的顶部与所述隔离结构的底部相接触，且所述反型掺杂层的掺杂类型与所述隔离结构两侧的源漏掺杂层的掺杂类型不同。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述反型掺杂层位于所述隔离结构底部的正投影下方。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的基底中形成源漏掺杂层之后，在所述隔离结构底部的所述基底中形成反型掺杂层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述反型掺杂层的步骤包括：在所述基底的顶部形成覆盖所述栅极结构和源漏掺杂层的保护层，所述保护层露出所述隔离结构的顶面；经由所述保护层露出的所述隔离结构，对所述隔离结构底部的所述基底进行掺杂处理，在所述隔离结构底部的所述基底中形成反型掺杂层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括PR和BARC中的一种或两种。
14.如权利要求9～12中任一项所述的半导体结构的形成方法，其特征在于，形成所述反型掺杂层的工艺的步骤包括：对所述基底进行离子注入。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：掺杂剂量范围为1E16atom/cm3至2E18atom/cm3；注入能量范围为100kev至1Mev。
16.如权利要求9～12中任一项所述的半导体结构的形成方法，其特征在于，沿所述基底表面的法线方向，所述反型掺杂层的厚度小于1微米。
17.如权利要求9～12中任一项所述的半导体结构的形成方法，其特征在于，以与所述栅极结构的延伸方向相垂直且平行于所述基底表面的方向为横向，所述反型掺杂层的横向尺寸为225纳米至600纳米。
18.如权利要求9～12中任一项所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层中掺杂的离子类型为N型离子，所述反型掺杂层中掺杂的离子类型为P型离子；
或者，
所述源漏掺杂层中掺杂的离子类型为P型离子，所述反型掺杂层中掺杂的离子类型为N型离子。
19.如权利要求18中任一项所述的半导体结构的形成方法，其特征在于，所述反型掺杂层中掺杂的离子类型为P型离子，所述反型掺杂层中掺杂的离子包括B、BF3和BF2+中的一种或多种；
或者，
所述反型掺杂层中掺杂的离子类型为N型离子，所述反型掺杂层中掺杂的离子包括P、As和Sb中的一种或多种。
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