CN112018039A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明实施例涉及一种半导体结构及其制作方法，半导体结构的制作方法包括：提供衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面，所述栅极结构相对两侧的衬底内形成有掺杂区；在所述衬底上形成层间介质层，所述层间介质层覆盖所述掺杂区与所述栅极结构；在所述层间介质层中形成接触孔，所述接触孔暴露出所述掺杂区表面；在所述接触孔底部形成未掺杂半导体层，所述未掺杂半导体层与所述掺杂区表面接触。本发明能够降低器件的GIDL电流，减小静态功耗。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体制造技术的进步，以及人们对电子器件便捷性需求的不断提高，电路高集成化和微型化成为了当前的发展趋势，半导体结构被广泛使用在数字电路和模拟电路之中，其中以金属-氧化物半导体场效应晶体管(MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor)为主要代表。
目前，各厂商为了提升集成电路的效能，降低芯片制造的成本，不断研发尺寸更小的MOSFET。而MOSFET在数字信号处理上的成功来自于CMOS逻辑电路的发明，这种结构最大的好处是理论上不会有静态的功率损耗，这就能大大增加移动电子器件的待机时长。然而，随着MOSFET尺寸的不断缩小，引发静态功耗的泄漏电流现象逐渐显现，其中主要包括亚阈泄漏电流、栅泄露电流以及栅感应漏极漏电流(GIDL，gate-induced drain leakage)。当电路中器件处于等待状态或关态时，GIDL电流在泄露电流中占主导地位。因此，如何关闭或降低器件的GIDL电流已经成为电池供电技术可靠性中的一个关键问题。
发明内容
本发明实施例提供一种半导体结构及其制作方法，降低半导体结构的GIDL效应。
为解决上述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面，所述栅极结构相对两侧的衬底内形成有掺杂区；在所述衬底上形成层间介质层，所述层间介质层覆盖所述掺杂区与所述栅极结构；在所述层间介质层中形成接触孔，所述接触孔暴露出所述掺杂区表面；在所述接触孔底部形成未掺杂半导体层，所述未掺杂半导体层与所述掺杂区表面接触。
本发明实施例还提供一种半导体结构，包括：衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面；掺杂区，所述掺杂区位于所述栅极结构相对两侧；层间介质层，所述层间介质层覆盖所述掺杂区和所述栅极结构，所述层间介质层内具有接触孔，所述接触孔暴露出所述掺杂区表面；未掺杂半导体层，所述未掺杂半导体层位于所述接触孔底部，所述未掺杂半导体层位于所述掺杂区表面上；上层半导体层，所述上层半导体层位于所述接触孔内，所述上层半导体层位于所述未掺杂半导体层上，所述上层半导体层内具有掺杂离子。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供一种半导体结构的制作方法，在层间介质层中的接触孔内，具有掺杂离子的上层半导体层位于未掺杂半导体层上方，从而使得上层半导体层中的掺杂离子在被活化后扩散至未掺杂半导体层中。未掺杂半导体层起到阻挡掺杂离子向接触孔下方的掺杂区内扩散的作用，从而避免掺杂区与栅极结构的重叠区域的掺杂离子浓度变大的问题，也就是说有利于间接降低掺杂区与栅极结构的重叠区域掺杂离子浓度，进而降低GIDL效应，提高半导体结构的电学性能。
另外，未掺杂半导体层与上层半导体的材料相同，有利于保证未掺杂半导体层和上层半导体之间具有的接触电阻小，从而提高导电插塞的导电性能。
另外，在形成上层半导体层之后进行热退火处理，能够活化上层半导体层中的掺杂离子，使得掺杂离子扩散至未掺杂半导体层中，热退火处理工艺之后，未掺杂半导体层的掺杂离子浓度大于1.0E20Atom/cm3，未掺杂半导体层的电阻的减小，导电插塞的导电性能增加。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是一种半导体结构的剖面结构示意图；
图2至图6为本发明实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中半导体结构的存在GIDL效应。
图1是一种半导体结构的结构示意图。参照图1，半导体结构包括：衬底21，衬底21内具有栅极结构23，衬底21暴露出栅极结构23顶部表面；掺杂区24，掺杂区24位于栅极结构23相对两侧；层间介质层27，层间介质层27覆盖掺杂区24和栅极结构23，层间介质层27内具有接触孔，接触孔暴露出掺杂区24表面；半导体层26，半导体层26填充接触孔，半导体层26位于掺杂区24表面上。
在制作上述半导体结构的工艺步骤中，存在半导体层26内的高浓度离子向有源区扩散的问题。分析发现，导致上述问题的原因如下：在半导体结构的制作过程中具有热退火处理工艺步骤，而在热退火处理工艺步骤之前，为了保证制成后的半导体层26具有良好的导电性能，通常会向半导体层26中注入浓度高于掺杂区24的掺杂离子，而热退火处理工艺步骤会活化半导体层26中的掺杂离子，掺杂离子会因为浓度差导致的扩散作用转移至掺杂区24，从而提高掺杂区24与栅极结构23的重叠区域掺杂离子浓度，增强了GIDL效应。
为解决上述问题，本发明实施例提供了一种半导体结构的制作方法，通过在接触孔底部形成一层未掺杂半导体层，以及在未掺杂半导体层上形成带有掺杂离子的上层半导体层，使得半导体结构在热退火处理工艺过程中，上层半导体层中的掺杂离子扩散至未掺杂半导体层中，而不会影响掺杂区与栅极结构的重叠区域掺杂离子浓度，从而降低GIDL效应。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
以下将结合附图对本发明实施例提供的半导体结构的制作方法进行详细说明。
图2至图6为本发明实施例提供的半导体结构的制作方法个步骤对应的剖面结构示意图。
参照图2，提供衬底11，衬底11内具有栅极结构13，衬底11暴露出山及结构13顶部表面，栅极结构13相对两侧的衬底11内形成有掺杂区14。
在本实施例中，衬底11内还形成有隔离结构12，隔离结构的材料可以是氧化硅或氮化硅。
在本实施例中，衬底内形成有两个栅极结构13。在其他实施例中，栅极结构的数量可以是一个，也可以是三个，还可以是任意正自然数个数，可根据实际需要进行设定。栅极结构13包括栅极介质层101、栅极102以及钝化层103。
栅极结构13的形成工艺步骤如下：
通过在衬底11上形成一图形化的光刻胶，通过该图形化的光刻胶定义出需形成的栅极结构13的图形。执行刻蚀工艺，去除需形成栅极结构13的位置的衬底，形成待填充栅极结构13的沟槽。其中，刻蚀的方法优选为干法硅刻蚀。在进行刻蚀工艺后，通过高温氧化工艺形成栅极介质层101，高温氧化工艺的温度例如900℃～1200℃。高温氧化工艺会在衬底11内沟槽表面形成氧化层，该氧化层作为栅极介质层101，高温氧化工艺同时还会在衬底顶部表面形成中间氧化层(未图示)。在本实施例中，保留衬底11顶部表面形成的氧化层。在其他实施例中，可以去除位于衬底顶部表面的中间氧化层。
通过在栅极介质层101上进行材料沉积，并通过干法腐蚀工艺进行回刻，使得栅极102覆盖栅极介质层101部分表面，形成栅极102。栅极102形成后再次进行沉积或填充，以形成钝化层103。在沉积或填充之后还需要对钝化层103进行回刻或平坦化，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
在本实施例中，钝化层103的顶部表面与中间氧化层的表面齐平。在其他实施例中，钝化层103的顶部表面与衬底11的顶部表面齐平。
掺杂区14可以通过离子注入和扩散工艺形成。本实施例中，离子注入和扩散工艺在高温氧化工艺之后进行。由于高温氧化工艺将在衬底11顶部表面形成中间氧化层，而中间氧化层能够在离子注入的过程中，有效缓解由于高能量离子的轰击而对衬底11造成损伤的问题，并且中间氧化层的存在能够节省形成离子注入保护层的步骤。在其他实施例中，离子注入工艺也可以在高温氧化工艺之前进行。
在执行离子注入工艺形成掺杂区之后还可以通过执行热退火处理工艺，以进一步活化掺杂区14中的掺杂离子，并使掺杂离子扩散以形成粒子分布更为均匀的源区/漏区(S/D)，此外，经过热退火工艺可进一步驱动离子迁移，使掺杂区14中的掺杂离子浓度在远离顶面的方向上呈递减分布，这种具有浓度梯度且最大掺杂离子浓度位于掺杂区顶部区域的好处是，在不增加掺杂区14的掺杂离子总量的前提下，减小掺杂区14顶部区域和与掺杂区顶部相接触的其他区域的掺杂离子浓度的浓度差，使得在后续的热退火处理工艺中，能够减少高浓度掺杂离子因活化而产生的向低掺杂离子浓度区域的离子扩散，避免了掺杂区与栅极结构的重叠区域的掺杂离子浓度变大的问题，间接降低了掺杂区与栅极结构的重叠区域的掺杂离子浓度，进而降低GIDL效应，提高了半导体结构的电学性能。热退火工艺的温度例如为900℃-1100℃。
参照图3，在衬底11上形成层间介质层17，层间介质层17覆盖掺杂区14与栅极结构13。
在本实施例中，沉积层间介质层17并对其进行平坦化，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
所述层间介质层17通常为氧化物或氮化物。
参照图4，在层间介质层17中形成接触孔18，接触孔18暴露出掺杂区14表面。
在本实施例中，形成接触孔的工艺步骤包括：首先在层间介质层17的表面上形成图案化的光刻胶层，该光刻胶层设定预定形成的接触孔18的位置和尺寸等，再以该图案化的光刻胶为掩膜刻蚀层间介质层17，停止于掺杂区14表面，以形成接触孔18，接触孔18贯穿层间介质层17以及位于衬底顶部表面的中间氧化层(未图示)。
刻蚀完成后，将所述图案化的光刻胶层去除，可以使用灰化的方法或者其他适合的方法。
参照图5，在接触孔18底部形成未掺杂半导体层15，未掺杂半导体层15与掺杂区14表面接触。
未掺杂半导体层15位于掺杂区14顶部表面，且未掺杂N型离子或P型离子，从而起到阻挡接触孔18内其他位置的掺杂离子在后续的热退火处理工艺中因离子活化而向接触孔18下方的掺杂区14内扩散的作用，由于掺杂离子会扩散至未掺杂半导体层15中，从而可以避免掺杂区14与栅极结构13的重叠区域的掺杂例子浓度变大的问题。
与未掺杂半导体层15接触的掺杂区14中的掺杂离子浓度在远离未掺杂半导体层的方向上呈递减分布，这种递减分布在不增加掺杂区14的掺杂离子总量的前提下，能够减少高浓度掺杂离子区域因离子活化而产生的向低浓度掺杂离子区域的离子扩散，避免了掺杂区与栅极结构的重叠区域的掺杂离子浓度变大的问题，间接降低了掺杂区与栅极结构的重叠区域的掺杂离子浓度，进而降低GIDL效应，提高了半导体结构的电学性能。
在本实施例中，在进行未掺杂半导体层15的沉积之前，进行预清洗步骤，以去除自然氧化层，降低未掺杂半导体层15与掺杂区14之间的接触电阻。该预清洗可以使用本领域技术人员熟知的任何合适的方法，例如使用包括氢氟酸的清洗液等。在其他实施例中，当不存在氧化层时，可以不进行本步骤。
可以使用化学气相沉积或物理气相沉积等方法形成未掺杂半导体层15，并且可以通过调整沉积时间的长短等工艺参数来控制未掺杂半导体层15的厚度。
在本实施例中，形成未掺杂半导体层15的方法包括：形成填充满接触孔18的牺牲半导体层；去除部分厚度的牺牲半导体层，剩余的牺牲半导体层作为未掺杂半导体层15。未掺杂半导体层15的材料包括多晶硅、多晶锗或者多晶硅锗。
在本实施例中，未掺杂半导体层15的厚度为10-20nm。未掺杂半导体层的厚度与后续的热退火处理工艺有关，热退火处理工艺中温度越高，热处理时间越长，未掺杂半导体层15的厚度就越厚，在本实施例中，当厚度为10-20nm时能够阻挡因离子活化而产生的扩散作用。在其他实施例中，当热退火处理工艺的温度环境或者热处理时间发生变化时，未掺杂半导体层的厚度不限于10-20nm。
参照图6，在未掺杂半导体层15表面形成填充满接触孔(未标示)的上层半导体层16，且上层半导体层15具有掺杂离子。
在本实施例中，在未掺杂半导体层15上形成上层半导体层16的工艺步骤中，在上层半导体层16内掺杂与掺杂区14内掺杂离子类型相同的掺杂离子，掺杂离子的类型包括N型离子和P型离子。上层半导体层16的掺杂离子浓度大于掺杂区14顶部区域的掺杂离子浓度，掺杂区14的顶部区域为掺杂区14靠近未掺杂半导体层15的区域。
需要说明的是，在其他实施例中，也可以在形成上层半导体层16的工艺步骤之后，在上层半导体层16内掺杂与掺杂区14内掺杂离子类型相同的掺杂离子。若在形成上层半导体层16之后有材料残留在层间介质层17表面，还需要进行回刻或CMP去除多余的残留材料。
需要说明的是，在其他实施例中，形成未掺杂半导体层以及上层半导体层的办法，还可以包括：在接触孔底部和侧壁形成未掺杂半导体层；在未掺杂半导体层表面形成上层半导体层，且在形成上层半导体层的工艺步骤中或之后，在上层半导体层内掺杂掺杂离子。
未掺杂半导体层15起到阻挡上层半导体层16中的掺杂离子向接触孔下方的掺杂区14内扩散的作用，从而避免掺杂区14与栅极结构13的重叠区域的掺杂离子浓度变大的问题。除此之外，位于未掺杂半导体层15下方的掺杂区具有在远离未掺杂半导体层的方向上呈递减分布的掺杂离子浓度，这种梯度分布方式在不增加掺杂区14内掺杂离子总量的情况下，能够减弱上层半导体层16中的掺杂离子向掺杂区14内扩散的效果，与未掺杂半导体层15的阻拦相互配合。
在本实施例中，为了保证接触孔内的导电介质具有良好的导电性能，上层半导体层16的材料与未掺杂半导体层15的材料相同，使得未掺杂半导体层15与上层半导体层16之间具有的接触电阻小，未掺杂半导体层15和上层半导体层16共同填充满接触孔并形成导电插塞。
在执行完上述半导体结构的制作方法后，还可以进行热退火处理的步骤，该热退火处理的作用在于活化上层半导体层16内的掺杂离子，该热退火处理可以使用任何适合的退火方法，例如炉管退火、峰值退火、激光退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。
在热退火处理工艺中，上层半导体层16中的掺杂离子被活化，而未掺杂半导体层15的形成使得原本向接触孔下方的掺杂区14扩散的掺杂离子进入了未掺杂半导体层15，从而避免了掺杂区14与栅极结构13的重叠区域的掺杂离子浓度变大的问题，同时，未掺杂半导体层15起到接收活化后扩散的掺杂离子的作用，即上层半导体层16中的掺杂离子扩散转移至未掺杂半导体层15中，使得未掺杂半导体层15具备良好的导电性能，最终接触孔上层半导体层16和未掺杂半导体层15内具有相近的掺杂离子浓度。需要说明的是，在进行热退火处理工艺前，上层半导体层16中，掺杂离子浓度为1.0E21～1.0E22Atom/cm3，在进行退火处理工艺后，未掺杂半导体层15内掺杂离子浓度大于1.0E20Atom/cm3。
本实施例中，未掺杂半导体层15和具有掺杂离子的上层半导体层16填充满接触孔，共同构成了导电插塞。在后续的热退火处理工艺步骤中，由于未掺杂半导体层15阻拦了上层半导体层16中的掺杂离子向接触孔下方的掺杂区14进行扩散，掺杂离子扩散至未掺杂半导体层15中，使未掺杂半导体层15具备良好的导电性能。位于未掺杂半导体层15下方的掺杂区具有在远离未掺杂半导体层的方向上呈递减分布的掺杂离子浓度，这种梯度分布方式在不增加掺杂区14内掺杂离子总量的情况下，能够减弱上层半导体层16中的掺杂离子向掺杂区14内扩散的效果，与未掺杂半导体层15的阻拦作用相配合。此外，由于未掺杂半导体层15与上层半导体层16的材料相同，两者之间具有的接触电阻小。因此，本实施例在不影响导电插塞的导电性能的前提下，避免了掺杂区与栅极结构的重叠区域的掺杂离子浓度变大的问题，间接降低了掺杂区与栅极结构的重叠区域的掺杂离子浓度，进而降低GIDL效应，提高了半导体结构的电学性能。
相应的，本发明实施例还提供了一种半导体结构。
参考图6，半导体结构包括：衬底11，衬底11内具有栅极结构13，衬底11暴露出栅极结构13顶部表面；掺杂区14，掺杂区14位于栅极结构13相对两侧；层间介质层17，层间介质层17覆盖掺杂区14和栅极结构13，层间介质层17内具有接触孔，接触孔暴露出掺杂区14表面；未掺杂半导体层15，未掺杂半导体层15位于所述接触孔底部，未掺杂半导体层15位于掺杂区14表面上；上层半导体16，上层半导体层16位于接触孔内，上层半导体层16位于未掺杂半导体层15上，上层半导体层16内具有掺杂离子。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
在本实施例中，栅极结构13位于衬底11内，能够使整体结构更为紧密；衬底11暴露出栅极结构13顶部表面，便于进行后续的电连接。
在本实施例中，栅极结构13包括栅极介质层101、栅极102和钝化层103。并且在衬底11和层间介质层17之间还有一层中间氧化层(未图示)，该中间氧化层与栅极介质层101在同一高温氧化工艺步骤中形成。在其他实施例中，层间介质层17覆盖在衬底11顶部表面，并与衬底11相接触。
栅极介质层101可以选用常用的氧化物，例如二氧化硅。栅极102材料可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不一一列举。
钝化层103起到保护栅极的作用，材料通常为氧化物或氮化物。
位于栅极结构13两侧的掺杂区14为重掺杂源/漏极。掺杂区14内的掺杂离子既可以是P型离子也可以是N型离子。其中，P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合，N型掺杂离子包括但不限于磷离子、砷离子或者它们的组合。
在本实施例中，掺杂区14中的掺杂离子浓度在远离层间介质层17的方向上递减，掺杂区14内的最大掺杂离子浓度为掺杂区14的顶部区域，掺杂区14的顶部区域为靠近未掺杂半导体层15的区域。这种具有浓度梯度且最大掺杂离子浓度位于掺杂区顶部区域的好处是，在不增加掺杂区14的掺杂离子总量的前提下，减小掺杂区14顶部区域的掺杂离子浓度与上层半导体层16的掺杂离子浓度的浓度差，使得在后续的热退火工艺中，能够减少上层半导体层16内的掺杂离子因活化而产生的向低离子浓度区域的离子扩散，降低GIDL效应。
在本实施例中，栅极结构13为两个，掺杂区14位于栅极结构13的相对两侧，两个相邻的栅极结构13共有位于其中间位置的掺杂区14。在其他实施例中，栅极结构的数量可以是任意正自然数。
层间介质层17内的接触孔数量与掺杂区14的数量相同，接触孔暴露出掺杂区14顶面。当存在中间氧化层时，接触孔还需要贯穿中间氧化层。
在本实施例中，未掺杂半导体层15位于接触孔底部，并且位于掺杂区14表面。未掺杂半导体层15的材料包括多晶硅、多晶锗以及多晶锗硅。未掺杂半导体层15内未掺杂N型或P型离子。在其他实施例中，未掺杂半导体层还位于接触孔侧壁。
本实施例中，未掺杂半导体层15的厚度为10-20nm。
上层半导体层16位于接触孔内，且位于未掺杂半导体层15上方，并将接触孔填满。在本实施例中，上层半导体层16的掺杂离子浓度为1.0E21～1.0E22Atom/cm3，大于掺杂区14内的掺杂离子浓度。上层半导体层16中的掺杂离子类型与掺杂区14中的掺杂离子类型相同，可以是N型离子也可以是P型离子。
在本实施例中，上层半导体层16的材料与未掺杂半导体层15的材料相同，两者之间具有的接触电阻小。上层半导体层16的材料包括多晶硅、多晶锗或者多晶硅锗。
本实施例中，未掺杂半导体层15和具有掺杂离子的上层半导体层16填充满接触孔，共同构成了导电插塞。未掺杂半导体层15起到阻拦上层半导体层16中掺杂离子向接触孔下方的掺杂区14进行扩散的作用，向下扩散的掺杂离子进入未掺杂半导体层15中，使未掺杂半导体层15具备良好的导电性能。位于未掺杂半导体层15下方的掺杂区具有在远离未掺杂半导体层15的方向上呈递减分布的掺杂离子浓度，这种梯度分布方式在不增加掺杂区14内掺杂离子总量的情况下，能够减弱上层半导体层16中的掺杂离子向掺杂区14内扩散的效果，与未掺杂半导体层15的阻拦作用相配合。此外，由于未掺杂半导体层15与上层半导体层16的材料相同，两者之间具有的接触电阻小。因此，本实施例在不影响导电插塞的导电性能的前提下，避免了掺杂区与栅极结构的重叠区域的掺杂离子浓度变大的问题，间接降低了掺杂区与栅极结构的重叠区域的掺杂离子浓度，进而降低GIDL效应，提高了半导体结构的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (20)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面，所述栅极结构相对两侧的所述衬底内形成有掺杂区；
在所述衬底上形成层间介质层，所述层间介质层覆盖所述掺杂区与所述栅极结构；
在所述层间介质层中形成接触孔，所述接触孔暴露出所述掺杂区表面；
在所述接触孔底部形成未掺杂半导体层，所述未掺杂半导体层与所述掺杂区表面接触；
在所述未掺杂半导体层表面形成填充满所述接触孔的上层半导体层，且所述上层半导体层具有掺杂离子。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述未掺杂半导体层与所述上层半导体层的材料相同。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述未掺杂半导体层的材料包括多晶硅、多晶锗或多晶锗硅。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述未掺杂半导体层的厚度为10～20nm。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述上层半导体层中的掺杂离子类型与所述掺杂区的掺杂离子类型相同。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述上层半导体层中的掺杂离子类型包括P型离子或N型离子。
7.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述上层半导体层的掺杂离子浓度大于所述掺杂区顶部区域的掺杂离子浓度，所述顶部区域为所述掺杂区靠近所述未掺杂半导体层的区域。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述未掺杂半导体层以及所述上层半导体层的方法，包括：形成填充满所述接触孔的牺牲半导体层；去除部分厚度的所述牺牲半导体层，剩余的所述牺牲半导体层作为所述未掺杂半导体层；在所述未掺杂半导体层表面形成所述上层半导体层，且在形成所述上层半导体层的工艺步骤中或之后，在所述上层半导体层内掺杂所述掺杂离子。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述未掺杂半导体层以及所述上层半导体层的方法，包括：在所述接触孔底部和侧壁形成所述未掺杂半导体层；在所述未掺杂半导体层表面形成所述上层半导体层，且在形成所述上层半导体层的工艺步骤中或者之后，在所述上层半导体层内掺杂所述掺杂离子。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述上层半导体层之后，进行热退火处理。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，在进行热退火处理工艺前，所述上层半导体层中，掺杂离子浓度为1.0E21～1.0E22Atom/cm3。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有栅极结构，所述衬底暴露出所述栅极结构顶部表面；
掺杂区，所述掺杂区位于所述栅极结构相对两侧；
层间介质层，所述层间介质层覆盖所述掺杂区和所述栅极结构，所述层间介质层内具有接触孔，所述接触孔暴露出所述掺杂区表面；
未掺杂半导体层，所述未掺杂半导体层位于所述接触孔底部，所述未掺杂半导体层位于所述掺杂区表面上；
上层半导体层，所述上层半导体层位于所述接触孔内，所述上层半导体层位于所述未掺杂半导体层上，所述上层半导体层内具有掺杂离子。
13.根据权利要求12所述的半导体结构，其特征在于，所述未掺杂半导体层与所述上层半导体层的材料相同。
14.根据权利要求13所述的半导体结构，其特征在于，所述未掺杂半导体层的材料包括多晶硅、多晶锗或多晶锗硅。
15.根据权利要求12所述的半导体结构，其特征在于，所述未掺杂半导体层的厚度为10～20nm。
16.根据权利要求12所述的半导体结构，其特征在于，所述未掺杂半导体层位于所述接触孔侧壁表面。
17.根据权利要求12所述的半导体结构，其特征在于，所述上层半导体层中的掺杂离子类型与所述掺杂区中的掺杂离子类型相同。
18.根据权利要求17所述的半导体结构，其特征在于，所述上层半导体层中的掺杂离子类型包括P型或N型。
19.根据权利要求17所述的半导体结构，其特征在于，所述上层半导体层的掺杂离子浓度大于所述掺杂区的与未掺杂半导体层接触面的掺杂离子浓度。
20.根据权利要求12所述的半导体结构，其特征在于，所述掺杂区的掺杂离子浓度在远离所述层间介质层的方向上递减。
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