KR20010076938A - 반도체 장치의 자기 정렬형 콘택 패드 형성 방법 - Google Patents

반도체 장치의 자기 정렬형 콘택 패드 형성 방법 Download PDF

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Abstract

본 발명은 자기 정렬형 콘택 패드 형성 방법에 관한 것으로, 칩의 셀, 코아 및 주변부를 갖는 기판 전면에 게이트 전극 패턴을 형성하는 단계, 상기 패턴 위로 스페이서용 실리콘 질화막을 형성하는 단계, 기판 전면에 층간 절연막을 형성하는 단계, 상기 셀 영역에 콘택 패드 형성을 위하여 상기 셀 영역의 층간 절연막을 패터닝하고, 계속하여 상기 스페이서용 실리콘 질화막을 에치 백하여 홀을 형성하는 단계, 상기 홀을 통하여 드러난 기판에 불순물 이온 주입을 실시하는 단계, 기판 결정 결함 복구를 위한 열처리를 실시하는 단계, 기판 전면에 실리콘 질화막 라이닝층을 적층하는 단계, 상기 라이닝층을 에치 백하는 단계, 기판 전면에 도전층을 적층하고 평탄화하여 콘택 패드를 완성하는 단계를 구비하여 이루어진다.
따라서, 상대적으로 저온에서 공정패드의 형성 과정에서 손상된 기판을 치유시켜 누설전류를 억제하고 부분적으로 강한 전계가 발생하여 소자에 손상이 발생하는 문제를 예방할 수 있다.

Description

반도체 장치의 자기 정렬형 콘택 패드 형성 방법 {A Method of Forming Self-Aligned Contact Pad for Semiconductor Devices}
본 발명은 DRAM과 같은 반도체 장치의 자기 정렬형 콘택 패드(Self Aligned Contact Pad) 형성 방법에 관한 것으로, 보다 상세하게는 셀이 정확한 기능을 할 수 있도록 결함을 제거시킨 반도체 장치의 자기 정렬형 콘택 패드 형성 방법에 관한 것이다.
반도체 장치의 고집적화 경향에 따라 소자와 배선의 크기는 줄어들고, 좁은 공간을 최대한 이용하기 위해 소자 구성의 입체화, 배선의 다층화가 이루어지고 있다. 이런 경향에 따라 기판상의 영역과 상부의 소자나 배선을 연결하는 콘택의 깊이도 깊어지고 상대적으로 좁은 면적 때문에 콘택의 가로세로비(aspect ratio)는 늘어나고 있다.
따라서, 한 번의 공정으로 필요한 부분을 연결하는 콘택을 형성하기 어려워졌으며, 이런 어려움을 극복하기 위해서 여러 층에 걸쳐 콘택을 형성할 필요가 있는 경우에 하부층에 콘택의 일부, 즉, 콘택 패드를 형성하고 위쪽으로 차후에 완전한 콘택 형성을 위해 잔여부의 홀을 형성하고 콘택 플러그를 형성하는 방식이 이루어지고 있다.
한편, 반도체 장치의 고집적화에 따라 게이트 전극 사이의 액티브 영역이 매우 좁아져 소오스 영역과 비트 라인을 연결하는 DC(Derect Contact), 드레인 영역과 캐퍼시터 하부 전극을 연결하는 BC(Burried Contact) 등 콘택을 형성할 경우 콘택이 게이트 전극 위로 겹쳐서 단락을 일으키는 등의 문제가 발생할 수 있었다. 이런 경우에 각 콘택에 대한 콘택 패드를 형성하면서 게이트 전극 같은 도전 패턴을 실리콘 산화막 재질의 층간 절연막과 식각 선택비를 가지는 실리콘 질화막으로 둘러싸고 이 실리콘 질화막을 이용하여 일정 공정 마아진을 가지고 콘택 패드를 형성하는 방법이 사용되는데 이때 형성되는 콘택 패드를 자기 정렬형 콘택 패드라 한다.
종래에 자기 정렬형 콘택 패드를 형성할 때는 메모리 장치의 셀 블럭 부분의트랜지스터와 코아부, 주변부의 트랜지스터 부분이 함께 처리되었고, 추가적인 이온 주입, 열처리 공정으로 인한 공정 부담이 많이 있었으나 근래의 자기 정렬형 콘택 패드 형성방법은 이런 문제들을 다수 개선하여 공정을 간편화 할 수 있었다.
그러나 근래에 개선된 자기 정렬형 콘택 패드 형성 방법도 패드 형성용 홀을 만들기 위해 이방성 건식 식각을 하는 과정에서 기판면의 결정 구조에 손상이 발생하고, 복구가 잘 이루어지지 않아 리플래시(reflesh) 과정에서 누설 전류가 많아 소요시간이 길어지고, 필드 절연막과 액티브 영역의 접경에 전계가 과도하게 형성되는 문제가 있었다.
또한, 불안정한 기판상의 격자 구조에서 실리콘 원자의 결합 상태를 효율적으로 치유하는 방법으로 반도체 장치 제조 공정에서 보호막 형성(passivation) 후 적절한 열처리 공정을 결합시켜 수소 원소를 실리콘 결합 구조 복구의 매개체로 사용하는 방법이 사용되기도 하지만, 기판 위쪽에 다수 겹쳐진 절연막 특히 질화막이 수소 원소의 확산을 막는 역할을 하므로 충분한 효과를 거두기 어렵고, 단순한 Si-H 결합 이상의 에너지를 공급하기 위한 고온의 열처리가 필요하다.
본 발명은 상술한 자기 정렬형 콘택 패드를 형성하는데 있어서의 문제점을 해결하기 위한 것으로, 셀 영역에서 혹은 셀 영역과 필드 절연막 경계부에서 발생하는 결정 구종의 결함과 그 결함으로 인한 소자 동작의 부정확성을 줄여, 셀이 정확하고 효율적으로 기능할 수 있도록 하는 자기 정렬형 콘택 패드를 형성하는 방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 본 발명의 일 실시예의 각 단계를 나타내는 공정 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 필드 절연막
13: 게이트 전극 15: 실리콘 질화막
15': 스페이서 17: 층간 절연막
20: 홀(hole) 31: 라이닝층 스페이서
41: 콘택 패드
상기 목적을 달성하기 위한 본 발명은, 칩의 셀, 코아 및 주변부를 갖는 기판 전면에 게이트 전극 패턴을 형성하는 단계, 상기 패턴 위로 스페이서용 실리콘 질화막을 형성하는 단계, 기판 전면에 층간 절연막을 형성하는 단계, 상기 셀 영역에 콘택 패드 형성을 위하여 상기 셀 영역의 층간 절연막을 패터닝하고, 계속하여 상기 스페이서용 실리콘 질화막을 에치 백하여 홀을 형성하는 단계, 기판 전면에 실리콘 질화막 라이닝층을 적층하는 단계, 상기 라이닝층을 에치 백하는 단계, 상기 홀을 통하여 드러난 기판에 불순물 이온 주입을 실시하는 단계, 기판 결정 결함 복구를 위한 열처리를 실시하는 단계, 기판 전면에 도전층을 적층하고 평탄화하여 콘택 패드를 완성하는 단계를 구비하여 이루어진다.
본 발명에서, 기판 전면에 층간 절연막을 적층하는 단계는 바람직하게는, 층간 절연막을 적층하고 열을 가해 플로우시키며, CMP 등으로 평탄화를 진행하는 부속 공정을 구비하여 게이트 전극 사이의 갭 필(gap fill) 특성을 높이면서 후속 공정을 위해 평탄한 상면을 가지도록 한다. 그리고 플로우 공정은 질소 혹은 산소 분위기에서 800 내지 850℃ 15분 정도로 진행한다.
그리고 이온 주입 후의 기판 결정 결함 복구를 위한 열처리는 질소 혹은 산소 분위기에서 800 내지 830℃로 10 내지 15분 진행하며 수증기를 공급하는 습식 분위기와 건식 분위기에서 모두 가능하다.
이하 도면을 참조하면서 일 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
도1 내지 도5는 본 발명의 일 실시예의 공정 단계를 순서에 따라 나타내는 공정 단면도이다. 각 도면은 좌에서 우로 셀 블럭 영역의 개별 셀의 BC 패드 단면과, 코아 및 주변부 단면의 2 부분으로 나뉘어져 나타난다. DC 패드 단면은 BC 패드의 단면과 국부적으로 동일한 형태가 되므로 별도로 나타내지 않는다.
도1은 기판(10)에 게이트 전극(13)을 형성한 상태에서 스페이서 형성용 실리콘 질화막(15)을 적층하고, 포토레지스트막을 덮은 다음 코아 및 주변부를 노출시켜 에치 백을 실시하여 게이트 전극 측벽에 스페이서(15')를 형성하고 다시 얇은 스토퍼 질화막(16)을 적층한 다음, 포토레지스트막 잔여부를 완전히 제거하고 층간 절연막(17)을 덮은 상태를 나타낸다. 게이트 전극은 폴리실리콘층, 금속 실리사이드층, 캡핑용 실리콘 질화막층을 차례로 적층하여 형성한 적층 게이트 형태가 일반화되어 있다. 이 과정에서 소오스/드레인 형성을 위한, 그리고 대개는 LDD(Lightly Doped Drain) 형성을 위한 이온 주입이 실시된다.
그리고, 층간 절연막 형성은 플로우 특성이 좋은 BPSG(Boro Phospho Silicate Glass) 등의 산화막을 적층하고 습식 혹은 건식으로 산소나 질소 분위기, 830℃에서 15분 정도 플로우시킨 다음, 후속 공정을 위해 CMP로 평탄화를 실시하여 이루어지는 것이 바람직하다.
도2는 도1의 상태에서 셀 블럭 영역의 개별 셀에서 콘택 패드가 설치될 홀(20)을 형성한 상태를 나타낸다. 이때 코아 및 주변부에는 층간 절연막(17)이 덮인 상태를 유지한다. 홀(20)을 형성하기 위해서는 산화막으로 이루어진 층간 절연막(17) 층에 패터닝 작업을 통해 패드 위치를 식각 제거하고, 이렇게 형성된 층간절연막 패턴이 다시 하나의 식각 마스크가 되어 노출된 스페이서 절연막(15)층에 대한 식각을 하게 된다. 스페이서 절연막(15)에 대한 식각은 에치 백 형태이므로 게이트 전극 측벽에 스페이서(15')가 형성되고 스페이서 절연막(15)층이 제거된 저면에는 기판이 노출된다. 그리고 같은 막질로 구분되지 않는 스토퍼 질화막(16)도 같이 식각된다.
이 과정에서 게이트 전극 도전층이 상층 캡핑막과 측벽에 형성되는 스페이서에 의해 보호되므로 형성되는 홀을 형성하는 측벽면에 게이트 전극 도전층이 드러나지 않게 된다. 홀의 크기는 노광 공정의 한계로 인하여 게이트 전극과 게이트 전극 사이에 있는 협소한 액티브 영역 폭보다 크기 때문에 평면적으로 볼 때 홀의 입구는 게이트 전극 영역과 겹치도록 형성된다.
도3은 도2에서 기판 전면에 실리콘 질화막으로 이루어진 얇은 스페이서 절연막을 100 내지 200Å 두께로 적층하고 에치 백을 실시한 상태에서 기판면에 대한 보완적인 이온 주입이 이루어지는 상태를 나타낸다. 에치 백은 홀의 저면에 기판층이 드러나도록 이루어지며 이 과정에서 층간 절연막(17) BPSG층의 측벽은 실리콘 질화막 라이닝층 스페이서(31)로 둘러싸이게 된다. 코아 및 주변부는 전 단계와 동일한 상태를 유지하고 있다. 불순물 이온 주입은 패드와 기판 사이의 계면 저항을 완화시켜 오믹 콘택을 형성하기 위한 것이다.
도4는 도3의 상태에서 열처리를 거쳐서 폴리실리콘으로 홀을 매립하고 홀 위쪽으로 드러난 폴리실리콘층은 에치 백을 통해 제거하여 콘택 패드(41)를 형성한 상태를 나타낸다. 폴리실리콘은 일반적으로 갭 필 능력이 우수하며 홀을 채우고남은 폴리실리콘층은 CMP 보다 에치 백으로 제거하게 된다. 폴리실리콘층으로 홀을 매립하기에 앞서 노출된 기판이 열처리를 통하여 표면 산화가 되므로 세정 단계에서 이 산화막을 제거시켜야 한다.
한편, 열처리는 대개의 BPSG 플로우와 비슷한 조건인 800 내지 850℃, 습식 혹은 건식으로 질소 혹은 산소 분위기에서 15분 정도 실시하여 기판이 이방성 식각이나 이온 주입 과정에서 받은 손상인 결정 결함을 치유시키게 되는데, 그 목적은 평탄화를 위한 것이 아니므로 실제로 BPSG막의 유동이 발생하여 홀에 흘러들어가지 않도록 해야 한다. 또한, BPSG막의 불순물이 확산되면서 표면으로 몰려서 후에 패드로 옮겨지고, 막 자체는 유전율이 변화하여 가상 캐퍼시터에서의 정전 용량의 변화를 초래하여 기능상의 문제를 발생할 수 있다. 그러나, 본 발명에서는 BPSG막 측벽을 둘러싸는 실리콘 질화막이 플로우를 막고, 불순물 확산의 배리어로 작용할 수 있으므로 막질의 유동이나 변화 위험을 방지할 수 있다.
본 발명에 따르면, 패드의 형성 과정에서 손상된 기판을 치유시켜 누설전류를 억제하고 부분적으로 강한 전계가 발생하여 소자에 손상이 발생하는 문제를 예방할 수 있다. 그리고 고온 공정 없이 안정되고 효율적으로 기능을 하는 반도체 장치의 콘택 패드를 형성할 수 있다.

Claims (3)

  1. 반도체 장치의 자기 정렬형 콘택 패드를 형성하는 방법에 있어서,
    칩의 셀, 코아 및 주변부를 갖는 기판 전면에 게이트 전극 패턴을 형성하는 단계,
    상기 패턴 위로 스페이서용 실리콘 질화막을 형성하는 단계,
    기판 전면에 층간 절연막을 형성하는 단계,
    상기 셀 영역에 콘택 패드 형성을 위하여 상기 셀 영역의 층간 절연막을 패터닝하고, 계속하여 상기 스페이서용 실리콘 질화막을 에치 백하여 홀을 형성하는 단계,
    기판 전면에 실리콘 질화막 라이닝층을 적층하는 단계,
    상기 라이닝층을 에치 백하여 상기 홀 저면의 기판을 노출시키는 단계
    상기 홀을 통하여 드러난 기판에 불순물 이온 주입을 실시하는 단계,
    기판 결정 결함 복구를 위한 열처리를 실시하는 단계 및
    기판 전면에 도전층을 적층하고 평탄화하여 콘택 패드를 완성하는 단계를 구비하여 이루어지는 자기 정렬형 콘택 패드 형성 방법.
  2. 제 1 항에 있어서,
    기판 전면에 층간 절연막을 적층하는 단계는 BPSG(Boro-Phospho Silicate Glass) 막질로 층간 절연막을 적층하고 열을 가해 플로우시키며, CMP로 평탄화를진행하는 부속 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 자기 정렬형 콘택 패드 형성 방법.
  3. 상기 열처리는 질소 혹은 산소 분위기에서 800 내지 830℃로 10 내지 15분 진행하며 수증기를 공급하는 습식 분위기에서 이루어지는 것을 특징으로 하는 반도체장치 자기 정렬형 콘택 패드 형성 방법.
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