JP4029283B2 - 半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳しくは半導体基板の周辺回路領域にソース/ドレイン領域を形成する前にセル領域にコンタクトプラグを形成することにより高温工程を可能にし、それによって素子の動作特性及び信頼性を向上させる半導体素子の製造方法に関する。
【0002】
【従来の技術】
一般に、P型半導体基板又はN型半導体基板に形成されるPN接合は、それぞれN型不純物又はP型不純物を半導体基板にイオン注入した後、熱処理によって活性化させ拡散領域を形成することによって形成する。
【0003】
したがって、チャンネルの幅が狭い半導体素子では拡散領域からの側面拡散によるショートチャンネルエフェクトを防ぐために、接合の深さを浅く形成しなければならない。
【0004】
従来の技術に係る半導体素子の製造方法は次の通りである。
【0005】
先ず、半導体基板のセル領域及び周辺回路領域に活性領域を画定する素子分離絶縁膜を形成する。
【0006】
次に、表面全体の上にゲート絶縁膜、ゲート電極用導電層及びマスク絶縁膜の積層構造を形成する。
【0007】
次に、ゲート電極マスクをエッチングマスクに用いて前記積層構造をエッチングし、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造を形成する。
【0008】
次に、表面全体の上に所定の厚さの第1絶縁膜を形成する。このとき、第1絶縁膜は窒化膜で形成されたものである。
【0009】
次に、以上の過程で形成された構造物の全面に低濃度の不純物をイオン注入し、前記ゲート電極の両側の半導体基板領域にLDD(Lightly Doped Drain)領域を形成する。
【0010】
次に、表面全体の上に第2絶縁膜を形成する。このとき、第2絶縁膜はLDD構造を形成するために窒化膜で形成されたものである。
【0011】
次に、前記半導体基板の周辺回路領域の第2絶縁膜及び第1絶縁膜をエッチングして、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造の側壁に、絶縁膜スペーサを形成する。
【0012】
次に、絶縁膜スペーサの両側の半導体基板領域に高濃度の不純物をイオン注入してソース/ドレイン領域を形成する。このとき、高速ロジック工程の場合、ソース/ドレイン領域にシリサイド膜を形成する。
【0013】
次に、表面全体の上に第1層間絶縁膜を形成する。
【0014】
次に、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分を露出させるコンタクトマスクをエッチングマスクに使用して、第1層間絶縁膜、第2絶縁膜及び第1絶縁膜をエッチングしてコンタクトホールを形成すると共に、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造の側壁に絶縁膜スペーサを形成する。ここで、絶縁膜スペーサは第1絶縁膜と同じ材質で形成されたものである。
【0015】
次に、表面全体の上に多結晶シリコン層の導電層を形成する。
【0016】
次に、導電層及び第1層間絶縁膜をCMP工程において除去してコンタクトプラグを形成する。
【0017】
次に、表面全体の上に第2層間絶縁膜を形成する。
【0018】
最後に、ビットラインコンタクトマスクをエッチングマスクとして使用し、第2層間絶縁膜をエッチングしてビットラインコンタクトホールを形成する。
【0019】
上記のように、従来の技術による半導体素子の製造方法では、半導体基板の周辺回路領域にソース/ドレイン領域を形成した後、セル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分に、ビットラインコンタクト及び貯蔵電極コンタクトに接続されるコンタクトプラグを形成する。しかし、前記ソース/ドレイン領域のコンタクト抵抗を小さくするためには、後続する工程が800℃以下で行われなければならない制限があり、これにより層間絶縁膜の形成時に埋め込み特性が低下し、コンタクトプラグを形成するための導電層の蒸着温度も制約を受けていた。さらに、セル領域上の第2絶縁膜を全て除去しなければならないために、ゲート電極を取り囲んでいる第1絶縁膜が不均一に損失されてしまっていた。そして、ソース/ドレイン領域の形成後にシリサイド膜を形成する技術が用いられるロジック工程は、コンタクトプラグを形成するための熱工程により特性が低下してDRAM技術と高速ロジック(logic)工程を同時に用いることができないという問題点があった。
【0020】
【発明が解決しようとする課題】
本発明の目的は、上記した従来の技術の問題点を解決するために、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分にコンタクトプラグを形成した後、周辺回路領域上にソース/ドレイン領域を形成して熱工程による素子の特性の低下を防ぐことができる半導体素子の製造方法を提供することにある。
【0021】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、セル領域及び周辺回路領域を備えた半導体基板、並びに前記セル領域及び前記周辺回路領域の上に形成されたゲート電極によって形成される表面全体に、所定の厚さの第1絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板領域にLDD領域を形成する工程と、前記第1表面全体の上に第1層間絶縁膜を形成する工程と、コンタクトマスクをエッチングマスクに使用して前記セル領域上の前記第1層間絶縁膜及び前記第1絶縁膜をエッチングし、ビットライン及び貯蔵電極のコンタクトホールを形成し、前記セル領域の上のゲート電極の側壁に第1絶縁膜スペーサを形成する工程と、前記コンタクトホールに導電層を形成する工程と、前記周辺回路領域の上の第1層間絶縁膜を除去する工程と、該第1層間絶縁膜を除去する工程の後に残存する表面全体に第2絶縁膜を形成する工程と、前記第2絶縁膜及び第1絶縁膜を全面エッチングし、前記周辺回路領域の上の前記ゲート電極の側壁に第2絶縁膜スペーサを形成する工程と、前記第2絶縁膜スペーサの両側の前記半導体基板領域に高濃度の不純物をイオン注入してソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域を形成する工程の後に残存する表面全体に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜、前記第1層間絶縁膜及び前記導電層を平坦化エッチングしてコンタクトプラグを形成する工程とを含むことを特徴とする。
【0022】
前記第1絶縁膜は、20〜400Åの厚さの窒化膜とすることができる。
【0023】
また、前記第1層間絶縁膜は、BPSG(Borophospho Silicate Glass)膜、TEOS(Tetraethyl Ortho Silicate)膜、HDP(High Density Plasma)酸化膜及びこれらの膜を組合せた膜からなる群の中から選択された1つの膜とすることができる。
【0024】
また、前記導電層は、N型不純物がドーピングされた多結晶シリコン層とすることができる。
【0025】
また、前記導電層は、エピタキシャルシリコン成長膜であってもよい。
【0026】
また、前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域の上部にシリサイド膜を形成する工程をさらに含む工程とすることができる。
【0027】
また、前記第2絶縁膜は、20〜400Åの厚さの窒化膜とすることができる。
【0028】
また、前記第2層間絶縁膜は、HDP(High Density Plasma)酸化膜、TEOS(Tetraethyl Ortho Silicate)膜、APL(Advanced Planarization Layer)膜、USG(Undoped Silicate Glass)膜及びこれらの膜を組合せた膜からなる群の中から選択された1つの膜とすることができる。
【0029】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
【0030】
図1〜図4は、本発明の実施の形態に係る半導体素子の製造方法の工程を説明するための断面図である。
【0031】
図1に示されているように、半導体基板11のセル領域(I)及び周辺回路領域(II)に活性領域を画定する素子分離絶縁膜13を形成する。
【0032】
次に、表面全体の上にゲート絶縁膜、ゲート電極用導電層、マスク絶縁膜の積層構造を形成した後、ゲート電極マスク(図示省略)をエッチングマスクとして、この積層構造をエッチングしてマスク絶縁膜パターン19、ゲート電極17及びゲート絶縁膜パターン15を形成する。
【0033】
次に、表面全体の上に第1絶縁膜21を形成する。このとき、第1絶縁膜21は窒化膜を用いて20〜400Åの厚さに形成するのが好ましい。
【0034】
次に、ゲート電極17の両側の半導体基板11領域に低濃度不純物をイオン注入してLDD領域14を形成する。
【0035】
次に、図2に示されているように、表面全体の上に第1層間絶縁膜23を形成する。ここで、第1層間絶縁膜23はBPSG膜、TEOS膜、HDP酸化膜又はこれらの膜を組合せた膜で形成されたものである。
【0036】
次に、セル領域(I)において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分を露出させるコンタクトマスク(図示省略)をエッチングマスクとして、第1層間絶縁膜23及び第1絶縁膜21をエッチングしてコンタクトホール25を形成すると共に、マスク絶縁膜パターン19、ゲート電極17及びゲート絶縁膜パターン15の側壁に第1絶縁膜スペーサ22を形成する。
【0037】
次に、図3に示されているように、セル領域(I)に、コンタクトホール25を埋め込む導電層27を形成する。このとき、導電層27はN型不純物がドーピングされた多結晶シリコン層で形成するのが好ましい。
【0038】
ここで、導電層27を形成する代りに、セル領域(I)上のコンタクトホール25に、半導体基板11の露出部からエピタキシャルシリコン成長膜(epitaxial silicon growth)を形成してもよい。
【0039】
次に、周辺回路領域(II)を露出させるセルマスク(図示省略)をエッチングマスクとして、周辺回路領域(II)上の第1層間絶縁膜23を除去する。このとき、この除去工程は乾式エッチング工程又は湿式エッチング工程であるのが好ましく、湿式エッチング工程の場合、HF又はBOE(Buffered Oxide Etchant)溶液をエッチング溶液に用いる。
【0040】
次に、表面全体の上に第2絶縁膜(図示省略)を形成する。このとき、第2絶縁膜はLDD構造を形成するために窒化膜で形成するのが好ましい。
【0041】
次に、図4に示されているように、第2絶縁膜及び第1絶縁膜21を全面エッチングして周辺回路領域(II)上のマスク絶縁膜パターン19、ゲート電極17及びゲート絶縁膜パターン15の側壁に第2絶縁膜スペーサ29を形成する。
【0042】
次に、第2絶縁膜スペーサ29の両側の半導体基板11領域に高濃度の不純物をイオン注入してソース/ドレイン領域31を形成する。このとき、高速ロジックの場合、ソース/ドレイン領域31上にTi又はCoを利用してシリサイド膜を形成するのが好ましい。
【0043】
次に、表面全体の上に第2層間絶縁膜33を形成する。このとき、第2層間絶縁膜33はHDP酸化膜、TEOS膜、APL膜、USG膜又はこれらの膜を組合せた膜で形成するのが好ましい。
【0044】
次に、第2層間絶縁膜33、第1層間絶縁膜23及び導電層27をCMP工程で除去してコンタクトプラグ28を形成する。このCMP工程はマスク絶縁膜パターン19を研磨障壁として利用して行われる。
【0045】
次に、表面全体の上に第3層間絶縁膜35を形成する。このとき、第3層間絶縁膜35はシラン(silane)膜、USG膜、APL膜、TEOS膜又はHDP酸化膜で形成するのが好ましい。ここで、第3層間絶縁膜35をHDP酸化膜で形成する場合、HDP酸化膜を1000〜5000Åの厚さで蒸着した後、200〜3000Åを全面エッチング工程で除去する。また、第3層間絶縁膜35をAPL膜又はUSG膜で形成する場合、APL膜又はUSG膜をそれぞれ100〜2000Åの厚さで蒸着する。
【0046】
最後に、ビットラインコンタクトマスク(図示省略)をエッチングマスクとして使用するエッチング工程によって、ビットラインコンタクトホール37を形成する。
【0047】
【発明の効果】
上記のように、本発明に係る半導体素子の製造方法によれば、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分に、ビットラインコンタクト及び貯蔵電極コンタクトに接続されるコンタクトプラグを形成し、半導体基板の周辺回路領域においてソース/ドレイン領域を形成することにより、高温工程によるエピタキシャルシリコン層を用いて、埋め込み特性に優れコンタクト抵抗の小さいコンタクトプラグを形成することができる。また、それに続くビットラインコンタクトの形成工程において、P型不純物を追加注入するイオン注入工程を省いて工程を単純化することができ、高速MDL(merged DRAM logic)工程に適用して半導体素子の高速化を可能にし、これらによって素子の工程収率及び信頼性を向上させる効果を奏する。
【図面の簡単な説明】
【図1】 本発明に係る半導体素子の製造方法の第1の工程を説明するための断面図である。
【図2】 本発明に係る半導体素子の製造方法の第2の工程を説明するための断面図である。
【図3】 本発明に係る半導体素子の製造方法の第3の工程を説明するための断面図である。
【図4】 本発明に係る半導体素子の製造方法の第4の工程を説明するための断面図である。
【符号の説明】
11 半導体基板
13 素子分離絶縁膜
14 LDD領域
15 ゲート絶縁膜パータン
17 ゲート電極
19 マスク絶縁膜パターン
21 第1絶縁膜
22 第1絶縁膜スペーサ
23 第1層間絶縁膜
25 コンタクトホール
27 導電層
28 コンタクトプラグ
29 第2絶縁膜スペーサ
31 ソース/ドレイン領域
33 第2層間絶縁膜
35 第3層間絶縁膜
37 ビットラインコンタクトホール
Claims (8)
- セル領域及び周辺回路領域を備えた半導体基板、並びに前記セル領域及び前記周辺回路領域の上に形成されたゲート電極によって形成される表面全体に、所定の厚さの第1絶縁膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板領域にLDD領域を形成する工程と、
該LDD領域を形成する工程の後に残存する表面全体の上に第1層間絶縁膜を形成する工程と、
コンタクトマスクをエッチングマスクに使用して前記セル領域上の前記第1層間絶縁膜及び前記第1絶縁膜をエッチングし、ビットライン及び貯蔵電極のコンタクトホールを形成し、前記セル領域の上のゲート電極の側壁に第1絶縁膜スペーサを形成する工程と、
前記コンタクトホールに導電層を形成する工程と、
前記周辺回路領域の上の第1層間絶縁膜を除去する工程と、
該第1層間絶縁膜を除去する工程の後に残存する表面全体に第2絶縁膜を形成する工程と、
前記第2絶縁膜及び第1絶縁膜を全面エッチングし、前記周辺回路領域の上の前記ゲート電極の側壁に第2絶縁膜スペーサを形成する工程と、
前記第2絶縁膜スペーサの両側の前記半導体基板領域に高濃度の不純物をイオン注入してソース/ドレイン領域を形成する工程と、
該ソース/ドレイン領域を形成する工程の後に残存する表面全体に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜、前記第1層間絶縁膜及び前記導電層を平坦化エッチングしてコンタクトプラグを形成する工程とを含むことを特徴とする半導体素子の製造方法。 - 前記第1絶縁膜が、20〜400Åの厚さの窒化膜であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1層間絶縁膜が、BPSG膜、TEOS膜、HDP酸化膜及びこれらの膜を組合せた膜からなる群の中から選択された1つであることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記導電層が、N型不純物がドーピングされた多結晶シリコン層であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記導電層が、エピタキシャルシリコン成長膜であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ソース/ドレイン領域を形成する工程が、前記ソース/ドレイン領域の上にシリサイド膜を形成する工程をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2絶縁膜が、20〜400Åの厚さの窒化膜であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2層間絶縁膜が、HDP酸化膜、TEOS膜、APL膜、USG膜及びこれらの膜を組合せた膜からなる群の中から選択された1つであることを特徴とする請求項1に記載の半導体素子の製造方法。
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