KR101353346B1 - 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법 - Google Patents

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Abstract

주변 회로 영역의 불순물 영역들에 대한 열적 부담을 완화시키는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 셀 활성영역 및 주변 활성영역들 각각 갖는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 셀 활성영역 및 상기 주변 활성영역을 각각 가로지르는 셀 게이트 패턴 및 주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴의 양측의 상기 셀 활성영역에 제1 셀 불순물 영역들을 형성한다. 상기 제1 셀 불순물 영역들을 갖는 기판 상에 상기 셀 어레이 영역 및 상기 주변 회로 영역을 각각 덮는 셀 하부 층간절연막 및 주변 절연막을 형성한다. 상기 셀 하부 층간절연막을 관통하여 상기 제1 셀 불순물 영역들과 전기적으로 연결되는 셀 도전성 패드들을 형성한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들을 노출시키도록 상기 주변 절연막을 제거한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들에 제1 주변 불순물 영역들을 형성한다.
Figure R1020080006281
열적 부담, 주변 영역, 불순물 영역

Description

주변 회로 영역의 불순물 영역들에 대한 열적 부담을 완화시키는 반도체 소자의 제조 방법{Method of fabricating a semiconductor device reducing a thermal budget on impurity regions of a peripheral circuit region}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 주변 회로 영역의 불순물 영역들에 대한 열적 부담을 완화시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자들은 셀 어레이 영역(cell array region)과 주변 회로 영역으로 분리될 수 있다. 상기 셀 어레이 영역은 다수의 셀들을 포함하며, 정보를 저장하는 영역이다. 반면에, 상기 주변 회로 영역은 상기 반도체 메모리 소자에서 상기 셀 어레이 영역을 제외한 모든 영역을 지칭하며, 상기 셀들을 구동시키기 위한 신호를 인가시키거나 상기 셀들에 저장된 정보를 판독하기 위한 영역들이다. 이러한 셀 어레이 영역 및 주변 회로 영역은 각각 다수의 트랜지스터, 이들을 전기적으로 연결시키는 배선들 및 이들을 서로 전기적으로 절연시키는 층간절연막들을 구비한다.
최근에, 상기 반도체 소자의 고집적화 경향에 따라, 상기 셀 어레이 영역 및 상기 주변 회로 영역을 하나의 칩에 함께 형성된다. 아울러, 반도체 소자의 집적도를 증가시키기 위해, 상기 셀 어레이 영역 뿐만 아니라 상기 주변 회로 영역에서도 스케일 다운(scale down)이 부각되고 있으며, 이를 위해 모든 영역에서 상기 트랜지스터들, 상기 배선들 및 상기 층간절연막들은 수직적으로 적층되도록 형성될 수 있다. 그 결과, 상부 레벨에서 상기 반도체 메모리 소자들의 제조 공정, 예를 들면, 고온으로 수행되는 공정이 진행되는 동안에, 하부 레벨에 형성된 상기 트랜지스터들, 상기 배선들 및 상기 층간절연막들의 전기적 특성이 열화될 수 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 각각의 도면에 있어서, 참조부호 "C"로 표시된 영역은 상기 반도체 소자의 셀 어레이 영역이고, 참조부호들 "NM" 및 "PM"로 표시된 영역들은 각각 상기 반도체 소자의 주변 엔모스 영역(NMOS) 및 주변 피모스(PMOS) 영역이다.
도 1a를 참조하면, 셀 어레이 영역(C),주변 엔모스 영역(NM) 및 주변 피모스 영역(PM)으로 구분된 반도체 기판(10) 내에 소자분리막(14)을 형성하여 활성영역들(12c, 12a, 12b)을 한정한다. 그 결과, 상기 셀 어레이 영역(C), 상기 주변 엔모스 영역(NM), 및 상기 주변 피모스 영역(PM) 내에 각각 셀 활성영역(12c), 주변 엔모스 활성영역(12a) 및 주변 피모스 활성영역(12b)이 형성된다.
상기 셀 활성영역(12c), 상기 주변 엔모스 활성영역(12a) 및 상기 주변 피모스 활성영역(12b)을 각각 가로지르는 셀 게이트 패턴(26c), 주변 엔모스 게이트 패턴(26a) 및 주변 피모스 게이트 패턴(26b)을 형성한다. 상기 셀 게이트 패턴(26c) 은 차례로 적층된 셀 게이트 절연막(20c), 셀 게이트 전극(22c) 및 셀 캐핑막 패턴(24c)으로 구성된다. 상기 셀 게이트 전극(22c)은 폴리실리콘막 또는 폴리사이드(polycide)로 구성될 수 있다.
상기 주변 엔모스 게이트 패턴(26a)은 차례로 적층된 주변 엔모스 게이트 절연막(20a), 주변 엔모스 게이트 전극(22a) 및 주변 엔모스 캐핑막 패턴(24a)으로 구성된다. 상기 주변 엔모스 게이트 전극(22a)은 차례로 적층된 폴리실리콘막 또는 폴리사이드로 구성될 수 있다. 이와 마찬가지로, 상기 주변 피모스 게이트 패턴(26b)은 차례로 적층된 주변 피모스 게이트 절연막(20b), 주변 피모스 게이트 전극(22b) 및 주변 앤모스 캐핑막 패턴(24b)으로 구성된다. 상기 주변 피모스 게이트 전극(22b)은 차례로 적층된 폴리실리콘막 또는 폴리사이드(polycide)로 구성될 수 있다.
상기 셀 게이트 패턴들(26c)을 이온 주입 마스크로 사용하여 상기 셀 활성영역(12c)에 선택적으로 셀 저농도 영역들(29c)을 형성한다. 상기 셀 어레이 영역(C)의 상기 반도체 기판(10)이 p형으로 도핑된 경우에, 상기 셀 저농도 영역들(29c)은 n형 불순물 이온들로 도핑될 수 있다. 이어서, 상기 주변 엔모스 게이트 패턴(26a) 및 상기 주변 피모스 게이트 패턴(26b)을 이온 주입 마스크들로 사용하여 상기 주변 엔모스 영역(NM) 및 상기 주변 피모스 영역(PM)에 각각 n형 불순물 이온들 및 p형 불순물 이온들을 선택적으로 주입한다. 이에 따라, 상기 주변 엔모스 게이트 패턴(26a)의 측벽 및 상기 주변 피모스 게이트 패턴(26b)의 측벽들에 각각 엔모스 저농도 영역들(29a) 및 피모스 저농도 영역들(29b)이 정렬된다.
계속해서, 상기 셀 게이트 패턴(26c), 상기 주변 엔모스 게이트 패턴(26a) 및 상기 피모스 게이트 패턴(26b)의 측벽들을 각각 덮는 셀 게이트 스페이서들(28c), 주변 엔모스 게이트 스페이서들(28a) 및 주변 피모스 게이트 스페이서들(28b)을 형성할 수 있다. 상기 게이트 스페이서들(28c, 28a, 28b)은 질화막으로 형성할 수 있다.
상기 셀 게이트 패턴들(26c) 및 상기 셀 게이트 스페이서들(28c)을 이온 주입 마스크로 사용하여 상기 셀 게이트 스페이서들(28c)의 측벽들에 정렬되는 셀 고농도 영역들(30c)을 형성한다. 이 경우에, 상기 셀 저농도 영역들(29c)은 상기 셀 게이트 스페이서(28c)의 두께만큼 잔존한다. 그 결과, 상기 셀 저농도 영역들(29c) 및 상기 셀 고농도 영역들(30c)로 구성되는 셀 불순물 영역들(32c)이 형성된다. 아울러, 상기 셀 고농도 영역들(30c)의 제조 과정과 실질적으로 동일한 방법을 사용하여 상기 주변 엔모스 게이트 스페이서들(28a) 및 상기 주변 피모스 게이트 스페이서들(28b)의 측벽들에 각각 정렬되는 엔모스 고농도 영역들(30a) 및 피모스 고농도 영역들(30b)을 형성한다. 이 경우에도, 상기 엔모스 및 피모스 고농도 영역들(30a, 30b)은 상기 주변 게이트 스페이서들(28a, 28b)의 두께만큼 잔존한다. 그 결과, 상기 엔모스 저농도 영역들(29a) 및 상기 엔모스 고농도 영역들(30a)로 구성되는 엔모스 불순물 영역들(32a)이 형성됨과 아울러서, 상기 피모스 저농도 영역들(29b) 및 상기 피모스 고농도 영역들(30b)로 구성되는 피모스 불순물 영역들(32b)이 형성된다.
도 1b를 참조하면, 상기 게이트 패턴들(28c, 28a, 28b)을 갖는 반도체 기 판(10) 상에 전면적으로 층간절연막(40)을 형성한다. 상기 층간절연막(40)은 갭필(gap-fill) 특성 및 평탄화 특성이 우수한 실리콘 산화막으로 형성될 수 있으며, 예를 들면, BPSG(Boron Phosphorous Silicate Glass)막으로 형성될 수 있다. 이 경우에, 상기 BPSG막은 화학기상증착법(chemical vapor deposition; CVD)을 이용하여 형성된 후, 700℃ 내지 850℃의 높은 온도로 재유동(reflow)시켜 평탄화된다.
상기 층간절연막(40)을 선택적으로 패터닝하여 상기 셀 어레이 영역(C)의 상기 셀 불순물 영역들(32c)을 노출시키는 셀 콘택홀들을 형성한다. 다음으로, 상기 콘택홀들 내에 폴리실리콘막을 매립하여 상기 셀 불순물 영역들(32c)과 전기적으로 접속되는 랜딩 패드들(42)을 형성한다. 이 경우에, 상기 폴리실리콘막은 불순물로 도핑되어 있으며, 예를 들어, 상기 셀 불순물 영역들(32c)이 n형으로 도핑된 경우에, 상기 폴리실리콘막은 n형 불순물로 주입될 수 있다. 아울러, 상기 랜딩 패드들(42)의 도전성을 향상시키기 위해 800℃ 내지 900℃의 온도로 열처리할 수 있다.
종래 방법에 따르면, 상기 주변 불순물 영역들(32a, 32b)을 형성한 후에, 상기 BPSG막(40)에 대한 리플로우 공정 및 상기 랜딩 패드들(42)에 대한 열처리 공정을 진행하는 경우에, 상기 공정들이 고온으로 진행되므로 상기 주변 불순물 영역들(32a, 32b)이 열적 부담(thermal budget)을 받는다. 그 결과, 상기 주변 불순물 영역들(30a, 30b)이 상기 반도체 기판(10) 내로 확산되어, 이온 주입되어 형성된 유효 채널 길이(effective channel length; W1)보다 작은 감소된 유효 채널 길이(W2)를 갖는다. 즉, 단채널 효과(short channel effect)가 발생된다. 상술한 바와 같이, 상기 주변 회로 영역에서도 스케일 다운이 요구되어지므로, 주변 트랜지 스터들의 단채널 효과는 상기 반도체 소자의 특성을 더욱 저하시키는 원인으로 작용할 수 있다. 예를 들어, 상기 주변 트랜지스터들에서 문턱 전압들 사이의 편차가 증가되거나, 상기 주변 불순물 영역들(32a, 32b)의 면저항(sheet resistance)이 증가될 수 있다. 이를 방지하고자, 상기 리플로우 공정 또는 상기 열처리 공정에서 진행되는 온도를 낮추는 경우에, 상기 층간절연막(40)은 불량한 모폴로지(morphology)를 가질 수 있어 반도체 제조 공정의 수율(yield)을 저하시킬 수 있다. 아울러, 상기 랜딩 패드들(42)과 상기 셀 불순물 영역들(30c) 사이의 콘택 저항이 증가되어 상기 반도체 메모리 소자의 특성이 열화될 수 있다. 이에 따라, 고온으로 요구되는 공정의 온도를 적절하게 조절함과 아울러서 단채널 효과를 억제하는 조건을 충족하는 반도체 제조 공정이 요구되어진다.
한편, 반도체 메모리 소자의 제조 방법이 미국공개특허 제2003/139027호에 "반도체 집적 회로 소자 및 그 제조 방법(semiconductor integrated circuit device and a method of manufacturing the same)"이라는 제목으로 이케다 등(Ikeda et al.)에 의해 개시된 바 있다. 이케다 등에 따르면, 상술한 종래 방법과 마찬가지로, 주변 회로 영역의 주변 불순물 영역들을 형성한 후에, 층간절연막 및 랜딩 패드들을 형성한다. 따라서, 주변 트랜지스터에서 단채널 효과가 유발되어, 반도체 소자의 전기적 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역에 대하여 고온을 요구하는 공정을 수행한 후에 주변 트랜지스터를 형성시킴으로써 반도체 소자의 특성을 향상시킴과 아울러써 제조 공정의 여유도(margin)를 확보하는 반도체 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 셀 활성영역 및 주변 활성영역들 각각 갖는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 셀 활성영역 및 상기 주변 활성영역을 각각 가로지르는 셀 게이트 패턴 및 주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴의 양측의 상기 셀 활성영역에 제1 셀 불순물 영역들을 형성한다. 상기 제1 셀 불순물 영역들을 갖는 기판 상에 상기 셀 어레이 영역 및 상기 주변 회로 영역을 각각 덮는 셀 하부 층간절연막 및 주변 절연막을 형성한다. 상기 셀 하부 층간절연막을 관통하여 상기 제1 셀 불순물 영역들과 전기적으로 연결되는 셀 도전성 패드들을 형성한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들을 노출시키도록 상기 주변 절연막을 제거한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들에 제1 주변 불순물 영역들을 형성한다.
본 발명의 몇몇 실시예에서, 상기 주변 절연막의 제거는 상기 주변 회로 영역의 상기 기판을 전부 노출하도록 제거하는 것을 구비할 수 있다. 이 경우에, 상 기 제1 주변 불순물 영역들을 형성하는 것은 상기 주변 게이트 패턴의 측벽들 상에 제1 주변 스페이서들을 형성하는 것을 포함할 수 있다. 상기 주변 게이트 패턴 및 상기 제1 주변 스페이서들을 이온 주입 마스크로 사용하여 상기 제1 주변 스페이서들의 양측의 상기 주변 활성 영역들에 제1 주변 불순물 영역들을 형성할 수 있다.
또한, 상기 제1 주변 스페이서들은 실리콘 질화막으로 형성될 수 있다.
이에 더하여, 상기 제1 주변 스페이서들 상에 제2 주변 스페이서들을 형성하는 것을 더 포함할 수 있다. 상기 주변 게이트 패턴, 상기 제1 및 제2 주변 스페이서들을 이온 주입 마스크로 사용하여 상기 제2 주변 스페이서들의 양측의 상기 주변 활성 영역들에 제2 주변 불순물 영역들을 형성할 수 있다. 이 경우에, 상기 제2 주변 불순물 영역들은 상기 제1 주변 불순물 영역들보다 높은 농도를 가질 수 있다. 또한, 상기 제2 주변 스페이서들은 상기 제1 주변 스페이서들보다 낮은 유전율을 갖는 물질막으로 형성될 수 있다. 본 실시예에 따르면, 상기 주변 불순물 영역들 즉, 상기 엔모스 소오스/드레인 영역들(134a) 및 상기 피모스 소오스/드레인 영역들(134b)이 상기 셀 어레이 영역(C)에서 진행되는 상기 리플로우 공정(도 4의 50 참고) 및 상기 셀 도전성 패드들(144c)에 대한 열처리 공정(도 6의 52 참고)과 같이 고온을 요구하는 공정 후에 형성된다. 이에 따라, 종래 방법에 비해, 상기 주변 불순물 영역들 사이의 확산이 억제될 수 있어 주변 트랜지스터들의 단채널 효과가 방지될 수 있다.
이에 더하여, 상기 주변 불순물 영역들에 대한 열적 부담이 완화됨으로써 상기 리플로우 공정(50)이 충분히 높은 온도로 수행되어 공정의 여유도를 확보할될 수 있다. 이에 따라, 상기 셀 하부 층간절연막(136)는 우수한 모폴로지(morphology)를 가질 수 있다. 아울러, 상기 셀 도전성 패드들(144c)에 대한 열처리 공정에서도 고온으로 진행됨으로써 도전성이 향상될 뿐만 아니라 상기 셀 도전성 패드들(144c)과 상기 셀 소오스/드레인 영역들(134c) 사이의 콘택 저항이 감소될 수 있다.
이에 더하여, 상기 셀 하부 층간절연막 및 상기 주변 절연막을 형성하기 전에, 상기 셀 게이트 패턴 및 상기 주변 게이트 패턴을 갖는 기판과 일치하는(consistent with) 프로파일을 갖도록 스페이서막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 제1 주변 스페이서들의 형성은 상기 주변 회로 영역의 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 또한, 상기 셀 하부 층간절연막 및 상기 주변 절연막을 형성하기 전에, 상기 셀 게이트 패턴의 양측벽들에 형성된 상기 스페이서막의 외측들의 상기 셀 활성영역에 제2 셀 불순물 영역들을 형성하는 것을 더 포함하되, 상기 제2 셀 불순물 영역들은 상기 제1 셀 불순물 영역들보다 높은 농도를 가질 수 있다. 이에 더하여, 상기 셀 도전성 패드들을 형성하는 것은 자기정렬 공정(self-aligned process)을 이용하여 상기 셀 게이트 패턴의 양측에 예비 셀 콘택홀들 형성하는 것을 구비할 수 있다. 상기 셀 어레이 영역의 상기 스페이서막을 이방성 식각하여 제1 셀 스페이서를 형성함과 아울러서 상기 셀 게이트 패턴의 양측의 상기 셀 활성영역을 노출시키는 셀 콘택홀을 형성할 수 있다. 상기 셀 콘택홀들을 채우는 도전막을 형성할 수 있다. 이 경우에, 상기 도전성 패드들을 형성하기 전에, 상기 제1 셀 스페이서의 측벽 상에 제2 셀 스페이서를 형 성하는 것을 더 포함하되, 상기 제2 셀 스페이서는 상기 제1 셀 스페이서보다 낮은 유전율을 갖는 물질막으로 형성될 수 있다.
다른 실시예들에서, 상기 셀 도전성 패드들을 형성하는 것은 상기 셀 하부 층간절연막을 관통하며 불순물로 도핑된 폴리실리콘막 패턴들을 형성하는 것을 구비할 수 있다. 상기 도핑된 폴리실리콘막 패턴들에 대하여 열처리할 수 있다.
또 다른 실시예들에서, 상기 셀 하부 층간절연막은 상기 주변 절연막과 동일한 증착 공정을 사용하여 형성되되, 상기 증착 공정은 상기 셀 소오스/드레인 영역들을 갖는 기판의 전면을 덮는 상기 절연막을 형성하는 것을 구비할 수 있다. 상기 절연막에 대하여 리플로우(reflow)할 수 있다.
또 다른 실시예들에서, 상기 주변 소오스/드레인 영역들을 갖는 기판 상에 상기 주변 회로 영역을 덮는 주변 하부 층간절연막을 형성할 수 있다. 또한, 상기 셀 하부 층간절연막 및 상기 주변 하부 층간절연막은 각각 제1 및 제2 온도를 갖는 증착 공정들을 사용하여 형성되되, 상기 제1 온도는 상기 제2 온도보다 높을 수 있다. 이에 더하여, 상기 셀 하부 층간절연막은 BPSG(Boron Phosphorous Silicate Glass) 막으로 형성되고, 상기 주변 하부 층간절연막은 HDP(Hign Density Plasma) 산화막으로 형성될 수 있다. 상기 셀 하부 층간절연막의 상부면과 실질적으로 동일할 레벨을 갖도록 상기 주변 하부 층간절연막에 대하여 평탄화할 수 있다.
이에 더하여, 상기 셀 하부 층간절연막 및 상기 주변 하부 층간절연막을 갖는 기판 전면을 덮는 상부 층간절연막을 형성할 수 있다. 상기 상부 층간절연막 및 상기 셀 하부 층간절연막을 관통하여 상기 셀 도전성 패드들과 전기적으로 연결되 는 셀 배선을 형성함과 아울러서, 상기 상부 층간절연막 및 상기 주변 하부 층간절연막을 관통하여 상기 제1 주변 불순물 영역들과 전기적으로 연결되는 주변 배선을 형성할 수 있다.
또 다른 실시예들에서, 상기 주변 활성 영역은 엔모스(NMOS) 활성 영역과 피모스(PMOS) 활성 영역을 갖도록 형성되되, 상기 주변 게이트 패턴은 상기 엔모스 활성 영역 및 상기 피모스 활성 영역을 각각 가로지르는 엔모스 게이트 패턴 및 피모스 게이트 패턴을 구비하도록 형성되고, 상기 제1 주변 불순물 영역들은 상기 엔모스 및 피모스 게이트 패턴의 양측에 각각 형성되는 엔모스 불순물 영역들 및 피모스 불순물 영역들을 구비하도록 형성될 수 있다.
본 발명에 따르면, 셀 어레이 영역에 대하여 고온을 요구하는 공정을 진행한 후에, 주변 회로 영역의 불순물 영역들을 형성한다. 이에 따라, 상기 주변 회로 영역의 불순물 영역들의 확산을 최대한 억제할 수 있다. 즉, 상기 주변 회로 영역에서 트랜지스터의 단채널 효과를 방지함과 아울러서 상기 주변 회로 영역의 불순물 영역들의 면저항의 증가를 저지함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다. 이에 더하여, 셀 어레이 영역에 대한 열처리 과정에서 공정 여유도(margin)가 확보될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 2의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 공정 단면도들이다. 도 2 내지 도 11의 참조부호 "CA" 및 "P"는 각각 셀 어레이 영역 및 주변 회로 영역을 나타내며, "NM" 및 "PM"은 각각 주변 앤모스(NMOS) 영역 및 주변 피모스(PMOS) 영역을 나타낸다. 상기 주변 앤모스 영역 및 상기 주변 피모스 영역은 주변 회로 영역을 구성할 수 있다. 한편, 본 실시예에 따른 반도체 소자의 제조 공정은 각종 메모리 소자의 제조에 적용가능하며, 예를 들어, 디램(DRAM) 소자, 플래쉬 메모리 소자, 상변화 기억(PRAM) 소자, 강유전체램(FRAM) 소자 및 자기 램(MRAM) 소자의 제조에 이용될 수 있다.
도 2 및 도 3을 참조하면, 셀 어레이 영역(C) 및 주변 회로 영역(P)으로 구분된 기판(110) 내에 소자분리막(114)을 형성하여 활성영역들을 한정한다. 상기 소자분리막(114)은 트렌치소자분리 기술을 이용하여 형성할 수 있다. 상기 소자분리막(114)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 이에 더하여, 상기 소자분리막(114)은 주변 엔모스 영역(NM) 및 주변 피모스 영역(PM)으로 구분된 기판(110) 내에 형성되어 상기 주변 회로 영역(P) 내에서도 활성영역들이 한정될 수 있다. 그 결과, 상기 셀 어레이 영역(C), 상기 주변 엔모스 영역(NM), 및 상기 주변 피모스 영역(PM) 내에 각각 셀 활성영역(112c), 엔모스 활성영역(112a) 및 피모스 활성영역(112b)이 형성될 수 있다. 상기 셀 어레이 영역(C), 상기 엔모스 활성영역(112a) 및 상기 피모스 활성영역(112b)은 각각 p형, p형 및 n형 불순물 이온들로 도핑될 수 있다.
상기 셀 활성영역(112c) 및 상기 주변 회로 영역(P)을 각각 가로지르는 셀 게이트 패턴들(126a) 및 상기 주변 게이트 패턴들(126a, 126b)을 형성한다. 도면에서와 같이, 상기 주변 회로 영역(P)이 상기 엔모스 활성영역(112a) 및 상기 피모스 활성영역(112b)으로 구별되는 경우에, 상기 엔모스 활성영역(112a) 및 상기 피모스 활성영역(112b)을 각각 가로지르는 엔모스 게이트 패턴(126a) 및 피모스 게이트 패턴(126b)이 형성될 수 있다. 상기 셀 게이트 패턴들(126a)의 각각은 차례로 적층된 셀 게이트 절연막(120c), 셀 게이트 전극(122c) 및 셀 캐핑막 패턴(124c)으로 구성된다. 상기 셀 게이트 전극(122c)은 폴리실리콘막 또는 폴리사이드(polycide)로 구 성될 수 있다. 상기 폴리사이드막으로 구성되는 경우에, 상기 셀 게이트 전극(122c)은 차례로 적층된 폴리실리콘막 및 텅스텐 실리사이드막으로 형성될 수 있다. 본 실시예에서는 상기 셀 게이트 패턴들(126a)이 상기 셀 활성영역(112c) 상에 형성된 것으로 설명되어 있으나, 상기 셀 게이트 패턴들(126a)은 상기 셀 활성영역(112c)에 리세스되어(recessed) 형성될 수 있다.
이와 마찬가지로, 상기 엔모스 게이트 패턴(126a)은 차례로 적층된 엔모스 게이트 절연막(120a), 엔모스 게이트 전극(122a) 및 엔모스 캐핑막 패턴(124a)으로 구성된다. 상기 엔모스 게이트 전극(122a)은 차례로 적층된 폴리실리콘막 또는 폴리사이드로 구성될 수 있다. 또한, 상기 피모스 게이트 패턴(126b)은 차례로 적층된 피모스 게이트 절연막(120b), 피모스 게이트 전극(122b) 및 앤모스 캐핑막 패턴(124b)으로 구성된다. 상기 피모스 게이트 전극(122b)은 차례로 적층된 폴리실리콘막 또는 폴리사이드(polycide)로 구성될 수 있다. 상기 폴리사이드는 상기 셀 게이트 전극(122c)과 동일한 적층 구조를 구비하도록 적층된 폴리실리콘막 및 텅스텐 실리사이드막으로 형성될 수 있다.
상기 셀 어레이 영역(C)에 선택적으로 소정의 도전형을 갖는 불순물 이온들을 주입하여 상기 셀 게이트 패턴들(126a) 양측의 상기 셀 활성영역(112c) 내에 제1 셀 불순물 영역들(130c)을 형성할 수 있다. 이 경우에, 상기 기판(110)이 p형 기판인 경우에, 상기 제1 셀 불순물 영역들(130c)은 n형 불순물 이온들로 도핑될(doped) 수 있다.
이어서, 상기 셀 게이트 패턴들(126a), 상기 엔모스 게이트 패턴(126a) 및 상기 피모스 게이트 패턴(126b)을 갖는 기판(110)과 일치하는(consistent with) 프로파일을 갖도록 스페이서막(128)을 형성할 수 있다. 즉, 상기 스페이서막(128)은 상기 게이트 패턴들(126c, 126a, 126b)을 갖는 기판에 콘포멀하게(conformally) 형성될 수 있다. 상기 스페이서막(128)은 실리콘 질화막으로 형성될 수 있다.
상기 셀 게이트 패턴들(126a) 및 그 측벽들에 형성된 상기 스페이서막(128)을 이온 주입 마스크로 사용하여 상기 스페이서막(128)의 하부면과 대면하는 셀 활성영역(112c)에 상기 제1 셀 불순물 영역들(130c)과 동일한 도전형, 예를 들어, n형의 불순물 이온들을 주입시킬 수 있다. 그 결과, 상기 스페이서막(128)의 측벽들의 외측에 제2 셀 불순물 영역들(132c)이 정렬되어 형성될 수 있다. 즉, 상기 제2 셀 불순물 영역들(132c)은 상기 셀 게이트 패턴들(126a)로부터 상기 스페이서막(128)의 측벽의 두께만큼 이격되어 형성될 수 있다. 이 경우에, 상기 제1 셀 불순물 영역들(130c)은 상기 스페이서막(128)의 측벽의 두께만큼 하부에 잔존될 수 있으며, 상기 제2 셀 불순물 영역들(132c)은 상기 제1 셀 불순물 영역들(130c)보다 높은 농도를 가질 수 있다. 이에 따라, 상기 제1 및 제2 셀 불순물 영역들(130c, 132c)은 셀 소오스/드레인 영역들(134c)을 구성할 수 있다. 즉, 상기 셀 게이트 패턴들(126a) 양측에 인접한 상기 셀 활성영역(112c)에 서로 이격된 한 쌍의 셀 소오스/드레인 영역들(134c)이 형성될 수 있다. 결론적으로, 상기 셀 게이트 패턴들(126a) 및 상기 셀 소오스/드레인 영역들(134c)을 구비하는 셀 트랜지스터들이 완성된다.
도 2 및 도 4를 참조하면, 상기 게이트 패턴들(126c, 126a, 126b)을 갖는 기 판(110) 상에 상기 셀 어레이 영역(C), 상기 주변 회로 영역(P)을 각각 덮는 셀 하부 층간절연막(136) 및 주변 절연막(138)을 형성한다. 상기 주변 절연막(138)은 상기 주변 회로 영역(P)을 구성하는 상기 주변 엔모스 영역(NM) 및 상기 주변 피모스 영역(PM)을 덮도록 형성될 수 있다. 상기 셀 하부 층간절연막(136) 및 상기 주변 절연막(138)은 일회의 증착 공정을 통하여 일체로 되며, 상기 스페이서막(128)과 식각 선택비를 갖는 물질막으로서 실리콘 산화막으로 형성될 수 있다. 상기 절연막들(136, 138)은 갭필(gap-fill) 특성 및 평탄화 특성이 우수한 실리콘 산화막으로 형성될 수 있으며, 예를 들면, BPSG(Boron Phosphorous Silicate Glass)막으로 형성될 수 있다. 이 경우에, 상기 BPSG막은 저압화학기상증착법(low pressure chemical vapor deposition; LPCVD)을 이용하여 형성된 후, 제1 온도 예를 들어, 700℃ 내지 850℃의 높은 온도로 리플로우 공정(reflow process; 50)시켜 상기 주변 회로 영역(P)보다 높은 밀집도(density)를 갖는 상기 셀 어레이 영역(C)의 상기 셀 게이트 패턴들(126a) 사이의 틈을 양호하게 채울 수 있다.
도 2 및 도 5를 참조하면, 상기 스페이서막(128)을 식각 저지막으로 사용하여 상기 셀 하부 층간절연막(136)을 선택적으로 패터닝함으로써 상기 셀 게이트 패턴들(126a)에 둘러싸인 상기 스페이서막(128)을 노출시키는 예비 셀 콘택홀들을 형성할 수 있다. 이 경우에, 상기 예비 셀 콘택홀들은 상기 셀 게이트 패턴들(126a) 및 상기 스페이서막(128)을 식각 마스크로 사용하는 자기정렬 방식(self-aligned process)을 사용하여 형성될 수 있다.계속해서, 상기 스페이서막(128)에 대하여 이방성 식각함으로써 상기 셀 게이트 패턴들(126a)의 측벽들 상에 제1 셀 스페이서 들(128c)을 형성함과 아울러서 상기 셀 소오스/드레인 영역들(134c)을 노출시키는 셀 콘택홀들(140c)을 형성할 수 있다.
상기 셀 게이트 패턴들(126a) 및 상기 제1 셀 스페이서들(128c)을 갖는 기판(110)과 일치하는(consistent with) 프로파일을 갖도록 절연막을 형성할 수 있다. 상기 절연막은 상기 제1 셀 스페이서보다 낮은 유전율을 갖는 물질막으로서 예를 들면, 실리콘 산화막으로 형성될 수 있다. 상기 절연막을 이방성 식각하여 상기 제1 셀 스페이서들(128c) 측벽들 상에 제2 셀 스페이서들(142c)을 형성할 수 있다. 상기 제2 셀 스페이서들(142c)은 이후 상기 셀 콘택홀들(140c)을 채우는 도전막과 상기 셀 게이트 패턴들(126a) 사이의 기생 용량(capacitance)을 감소시키는 역할을 할 수 있다.
도 2 및 도 6을 참조하면, 상기 셀 콘택홀들(140c)을 채우는 도전막을 상기 셀 어레이 영역(C) 및 상기 주변 회로 영역(P)을 갖는 기판(110) 상에 형성할 수 있다. 상기 도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 도전막이 폴리실리콘막으로 형성되는 경우에 상기 폴리실리콘막은 인시츄(in-situ) 방법을 사용하여 상기 소오스/드레인 영역들(136c)과 동일한 도전형을 갖는 불순물 이온들 예를 들어, n형 불순물 이온들로 도핑될 수 있다.
이어서, 상기 도전막을 평탄화하여 노드(node)가 분리됨으로써 상기 셀 소오스/드레인 영역들(134c)과 전기적으로 연결되는 셀 도전성 패드들(144c)을 형성할 수 있다. 상기 도전막에 대한 평탄화 공정은 화학적기계적연마법(chemical mechanical polishing technique; CMP)을 사용할 수 있다. 이 경우에, 상기 셀 어 레이 영역(C)에서 상기 노드 분리가 완전하게 이루어지도록 상기 평탄화 공정은 상기 도전막에 대하여 과도하게 진행될 수 있다. 이에 따라, 상기 셀 어레이 영역(C)에서 상기 셀 하부 층간절연막(136)의 상부 및 상기 주변 회로 영역(P)의 상기 스페이서막(128)의 상부가 부분적으로 제거될 수 있다.
이에 더하여, 상기 셀 도전성 패드들(144c)이 상기 도핑된 폴리실리콘막으로 형성된 경우에 도전성을 향상시키기 위해 상기 셀 도전성 패드들(144c)에 대하여 800℃ 내지 900℃의 온도로 열처리 공정(52)을 수행할 수 있다.
도 2 및 도 7을 참조하면, 상기 기판(110) 상에 상기 셀 어레이 영역(C)을 덮으며 상기 주변 절연막(138)을 노출시키는 제1 포토레지스트 패턴(54)을 형성한 후에, 상기 주변 회로 영역(P)의 상기 엔모스 활성영역(112a) 및 상기 피모스 활성영역(112b)을 노출시키도록 상기 주변 절연막(138)을 제거할 수 있다. 이 경우에, 상기 엔모스 게이트 패턴(126a) 및 상기 피모스 게이트 패턴(126b)이 노출되도록 상기 주변 절연막(138)을 전부 제거할 수 있다. 이어서, 상기 주변 회로 영역(P)의 상기 스페이서막(128)을 이방성 식각하여 상기 엔모스 게이트 패턴(126a) 및 상기 피모스 게이트 패턴(126b)의 측벽들 상에 각각 제1 엔모스 스페이서들(128a) 및 제1 피모스 스페이서들(128b)을 형성할 수 있다.
도 2 및 도 8을 참조하면, 상기 제1 포토레지스트 패턴(54)을 제거한 후에, 상기 셀 어레이 영역(C) 및 상기 주변 피모스 영역(PM)을 덮으며 상기 엔모스 활성영역(112a)을 노출시키는 상기 제2 포토레지스트 패턴(56)을 형성할 수 있다. 상기 엔모스 게이트 패턴(126a) 및 상기 제1 엔모스 스페이서들(128a)을 이온 주입 마스 크로 사용하여 상기 노출된 엔모스 활성영역(112a)에 n형 불순물 이온들을 주입시킬 수 있다. 그 결과, 상기 제1 엔모스 스페이서들(128a)의 외측에 제1 엔모스 불순물 영역들(130a)이 정렬되어 형성될 수 있다. 즉, 상기 제1 엔모스 불순물 영역들(130a)이 상기 엔모스 게이트 패턴(126a)으로부터 상기 제1 엔모스 스페이서들(128a)의 두께만큼 이격되어 형성될 수 있다.
상기 노출된 엔모스 게이트 패턴(126a)의 측벽 상에 제2 엔모스 스페이서들(129a)을 추가로 형성할 수 있다. 상기 엔모스 게이트 패턴(126a)과 상기 제1 및 제2 엔모스 스페이서들(128a, 129a)을 이온 주입 마스크로 사용하여 상기 노출된 엔모스 활성영역(112a)에 대하여 n형 불순물 이온들을 주입할 수 있다. 그 결과, 상기 제2 엔모스 스페이서들(129a)의 외측에 제2 엔모스 불순물 영역들(132a)이 정렬될 수 있다. 즉, 상기 제2 엔모스 불순물 영역들(132a)이 상기 엔모스 게이트 패턴(126a)으로부터 상기 제1 및 제2 엔모스 스페이서들(129a)의 폭들을 합한 두께만큼 이격되어 형성될 수 있다. 상기 제1 엔모스 불순물 영역들(130a)은 상기 제1 엔모스 스페이서들(128a)의 측벽의 두께만큼 하부에 잔존될 수 있으며, 상기 제2 엔모스 불순물 영역들(132a)은 상기 제1 엔모스 불순물 영역들(130a)보다 높은 농도를 가질 수 있다. 결론적으로, 상기 제1 및 제2 엔모스 불순물 영역들(130a, 132a)은 엔모스 소오스/드레인 영역들(134a)을 구성하며, 상기 엔모스 게이트 패턴(126a) 및 상기 엔모스 소오스/드레인 영역들(134a)로 구성되는 주변 엔모스 트랜지스터가 완성된다. 본 실시예에 따르면, 상기 제2 엔모스 스페이서들(129a)의 두께를 상기 셀 어레이 영역(C)의 상기 제1 셀 스페이서들(128c)의 두께와 별도로 조절함으로써 공정의 여유도를 향상시킬 수 있다.
한편, 상기 제2 엔모스 스페이서들(129a)은 상기 제1 엔모스 스페이서들(128a)보다 낮은 유전율을 갖는 물질막, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 이는 후속으로 상기 제1 엔모스 불순물 영역들(130a)과 전기적으로 연결되는 플러그들과 상기 엔모스 게이트 패턴 사이의 기생 용량을 감소시키는 역할을 할 수 있다.
도 2 및 도 9를 참조하면, 상기 제2 포토레지스트 패턴(56)을 제거한 후에, 도8에서 설명된 공정과 실질적으로 동일한 공정을 이용하여 상기 피모스 활성영역(112b)에 제1 피모스 불순물 영역들(130b), 제2 피모스 스페이서들(129b) 및 제2 피모스 불순물 영역들(132b)을 형성할 수 있다. 상기 제1 및 제2 피모스 불순물 영역들(132b)은 각각 상기 제1 및 제2 피모스 스페이서들(128b, 129b)의 외측에 정렬될 수 있다. 이에 따라, 상기 제1 피모스 불순물 영역들(130b)은 상기 제1 피모스 스페이서들(128b)의 측벽의 두께만큼 하부에 잔존될 수 있다, 또한, 상기 제1 및 제2 피모스 불순물 영역들(130b, 132b)은 p형 불순물 이온들로 도핑될 수 있으며, 상기 제2 피모스 불순물 영역들(132b)은 상기 제1 피모스 불순물 영역들(130b)보다 높은 농도를 가질 수 있다. 결론적으로, 상기 제1 및 제2 피모스 불순물 영역들(130b, 132b)은 피모스 소오스/드레인 영역들(134b)을 구성하며, 상기 피모스 게이트 패턴(126b) 및 상기 피모스 소오스/드레인 영역들(134b)로 구성되는 주변 피모스 트랜지스터가 완성된다. 한편, 상기 제2 피모스 스페이서들(129b)은 상기 제1 피모스 스페이서들(128b)보다 낮은 유전율을 갖는 물질막, 예를 들어, 실리콘 산화 막으로 형성될 수 있다.
도 2 및 도 10을 참조하면, 상기 셀 트랜지스터들, 상기 주변 엔모스 트랜지스터 및 상기 주변 피모스 트랜지스터를 갖는 기판(110) 상에 예비 층간절연막(146)을 형성할 수 있다. 상기 예비 층간절연막(146)은 상기 리플로우 공정(50)에서 수반된 상기 제1 온도보다 낮은 제2 온도로 진행될 수 있다. 이는 상기 주변 소오스/드레인 영역들(136a, 136b)에 대하여 열적 부담을 완화시키기 위함이다. 예를 들면, 상기 예비 층간절연막(146)은 HDP(Hign Density Plasma) 산화막으로 형성될 수 있다. 상기 HPD 산화막은 고밀도 플라즈마 화학기상증착법(high density plasma-CVD; HDP-CVD)을 사용하여 형성될 수 있으며, 이 공정에 의하는 경우에 상기 공정 온도는 상기 제1 온도보다 낮은 300℃ 내지 450℃일 수 있다. 다른 실시예에서는, 상기 예비 층간절연막(146)은 강화된 플라즈마 화학기상증착법(plasma enhanced CVD)에 의해 형성되는 실리콘 산화막으로 구성될 수 있다. 이 경우에, 상기 강화된 플라즈마 화학기상증착법은 300℃ 내지 400℃의 온도로 진행될 수 있다.
도 2 및 도 11을 참조하면, 상기 셀 하부 층간절연막(136)의 상부면과 실질적으로 동일한 레벨을 갖도록 상기 예비 층간절연막(146)을 평탄화할 수 있다. 이 경우에, 상기 예비 층간절연막(146)의 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마법을 사용하여 진행될 수 있다. 그 결과, 상기 예비 층간절연막(146)은 상기 주변 회로 영역(P)에 잔존함으로써 상기 주변 회로 영역(P)을 덮는 주변 하부 층간절연막(147)이 형성될 수 있다. 이어서, 상기 셀 하부 층간절연막(136) 및 상기 주변 하부 층간절연막(147) 상에 상부 층간절연막(148)을 형성할 수 있다. 상기 상부 층간절연막(148)은 상기 하부 층간절연막들(132, 147)과 동일한 물질막 즉, 실리콘 산화막으로 형성될 수 있다.
상기 셀 어레이 영역(C)의 상기 상부 층간절연막(148)을 관통하여 상기 셀 도전성 패드들(144c)과 전기적으로 연결되는 셀 배선(154c)을 형성할 수 있다. 상기 셀 배선(154c)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있으며, 셀 콘택 플러그(150c) 및 비트 라인(152c)을 구비하도록 형성될 수 있다. 이와 동시에, 상기 주변 회로 영역(P)의 상기 상부 층간절연막(148) 및 상기 주변 하부 층간절연막(147)을 관통하여 주변 소오스/드레인 영역들(136a, 136b)과 전기적으로 연결되는 주변 배선들을 형성할 수 있다. 구체적으로, 상기 엔모스 소오스/드레인 영역들(134a) 및 상기 피모스 소오스/드레인 영역들(134b)과 각각 전기적으로 연결되는 엔모스 배선들(154a) 및 피모스 배선들(154b)이 형성될 수 있다. 상기 주변 배선들(154a, 154b)의 각각은 상기 셀 배선(154c)과 동일한 물질막으로서 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 이에 더하여, 상기 주변 배선들(154a, 154b)의 각각은 주변 콘택 플러그(150a, 150b) 및 도전성 라인(152a, 152b)을 구비하도록 형성될 수 있다.
본 실시예에 따르면, 상기 주변 불순물 영역들 즉, 상기 엔모스 소오스/드레인 영역들(134a) 및 상기 피모스 소오스/드레인 영역들(134b)이 상기 셀 어레이 영역(C)에서 진행되는 상기 리플로우 공정(도 4의 50 참고) 및 상기 셀 도전성 패드들(144c)에 대한 열처리 공정(도 6의 52 참고)과 같이 고온을 요구하는 공정 후에 형성된다. 이에 따라, 상기 주변 불순물 영역들(134a, 134b) 사이의 확산이 억제될 수 있어 주변 트랜지스터들의 단채널 효과가 방지될 수 있다. 더욱이, 상기 상부 층간절연막(148) 및 이후 형성되는 구조물의 형성 과정에서 도 11에 도시된 바와 같이, 상기 주변 트랜지스터들은 감소된 유효 채널 길이(W3)를 가질 수 있다. 그러나, 상기 주변 불순물 영역들(134a, 134b)은 제1 주변 스페이서들(128a, 128b)의 두께들만큼 더 이격되어 형성됨으로써 상기 감소된 유효 채널 길이(W3)는 종래의 주변 트랜지스터의 유효 채널 길이(도 1b의 W2 참고)보다 더 큰 값을 확보하도록 형성될 수 있다. 또한, 고온을 요구하는 공정 후에 상기 주변 불순물 영역들(134a, 134b)이 형성됨으로써 상기 주변 불순물 영역들(134a, 134b)의 면저항(sheet resistance)의 증가를 억제할 수 있다.
이에 더하여, 상기 주변 불순물 영역들(134a, 134b)에 대한 열적 부담이 완화됨으로써 상기 리플로우 공정(50)이 충분히 높은 온도로 수행되어 공정의 여유도를 확보할될 수 있다. 이에 따라, 상기 셀 하부 층간절연막(136)은 우수한 모폴로지(morphology)를 가질 수 있다. 아울러, 상기 셀 도전성 패드들(144c)에 대한 열처리 공정(52)에서도 고온으로 진행됨으로써 도전성이 향상될 뿐만 아니라 상기 셀 도전성 패드들(144c)과 상기 셀 소오스/드레인 영역들(134c) 사이의 콘택 저항이 감소될 수 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 2의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 공정 단면도들이다.

Claims (17)

  1. 셀 어레이 영역 및 주변 회로 영역을 갖는 기판을 준비하고,
    상기 셀 어레이 영역에 셀 활성 영역을 형성하고 및 상기 주변 회로 영역에 주변 활성 영역들을 형성하고,
    상기 셀 활성 영역을 가로지르는 셀 게이트 패턴을 형성하고 및 상기 주변 활성 영역들을 가로지르는 주변 게이트 패턴들을 형성하고,
    상기 셀 게이트 패턴의 양측의 상기 셀 활성 영역 내에 셀 불순물 영역들을 형성하고,
    상기 셀 게이트 패턴, 상기 주변 게이트 패턴들, 상기 셀 불순물 영역들, 및 상기 주변 활성 영역들 상에 컨포멀하게 스페이서막을 형성하고,
    상기 셀 어레이 영역의 상기 스페이서막 상에 셀 하부 층간 절연막을 형성하고 및 상기 주변 회로 영역의 상기 스페이서 막 상에 주변 절연막을 형성하고,
    상기 셀 하부 층간 절연막을 제거하여 상기 셀 게이트 패턴의 양측의 상기 셀 불순물 영역들을 노출시키는 콘택 홀들을 형성하고,
    상기 콘택 홀들 내에 셀 도전성 패드들을 형성하고,
    상기 주변 절연막을 제거하여 상기 주변 게이트 패턴들 및 상기 주변 활성 영역들을 노출시키고,
    상기 주변 활성 영역들 내에 주변 불순물 영역들을 형성하고,
    상기 셀 게이트 패턴, 상기 셀 도전성 패드들, 상기 셀 하부 층간 절연막, 상기 주변 게이트 패턴들, 및 상기 주변 불순물 영역들을 덮는 예비 층간 절연막을 형성하고, 및
    상기 셀 하부 층간 절연막의 상부면과 실질적으로 동일한 레벨을 갖도록 상기 예비 층간 절연막을 평탄화하여 주변 하부 층간 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 홀들을 형성하기 전에,
    상기 셀 하부 층간 절연막 및 상기 주변 절연막을 제 1 열처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 주변 절연막을 제거하기 전에,
    상기 셀 도전성 패드들을 제2 열처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 예비 층간 절연막을 평탄화하기 전에,
    상기 예비 층간 절연막을 제3 열처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택 홀들을 형성한 후,
    상기 콘택 홀들 내에 노출된 상기 스페이서 막을 이방성 식각하여 상기 셀 게이트 패턴의 양 측벽 상에 제1 셀 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 셀 스페이서 상에 실리콘 산화막으로 제2 셀 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 셀 스페이서를 형성하는 것은,
    상기 셀 게이트 패턴, 상기 제 1 셀 스페이서, 상기 셀 불순물 영역들, 및 상기 주변 절연막 상에 실리콘 산화막을 형성하고, 이방성 식각 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 주변 게이트 패턴들 및 상기 주변 활성 영역들을 노출시키는 것은,
    상기 주변 절연막을 제거하여 상기 주변 회로 영역의 상기 스페이서 막을 노출시키고, 및
    상기 노출된 스페이서 막을 이방성 식각하여 상기 주변 게이트 패턴들의 측벽들 상에 제 1 주변 스페이서들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 주변 불순물 영역들을 형성하는 것은,
    상기 제1 주변 스페이서를 이온 주입 마스크로 이용하여 상기 제1 주변 스페이서들의 양측의 상기 주변 활성 영역들에 제1 주변 불순물 영역들을 형성하고,
    상기 제1 주변 스페이서들 상에 실리콘 산화막으로 제2 주변 스페이서들을 형성하고, 및
    상기 제2 주변 스페이서들의 양측의 상기 주변 활성 영역들에 제2 주변 불순물 영역들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 셀 하부 층간 절연막 및 상기 주변 하부 층간 절연막 상에 상부 층간 절연막을 형성하고,
    상기 상부 층간 절연막을 관통하여 상기 셀 도전성 패드들 중 하나와 연결되는 셀 배선을 형성하고,
    상기 상부 층간 절연막 및 상기 하부 주변 층간 절연막을 관통하여 상기 주변 불순물 영역들과 연결되는 주변 배선들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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