JPH10173146A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10173146A JPH10173146A JP8326933A JP32693396A JPH10173146A JP H10173146 A JPH10173146 A JP H10173146A JP 8326933 A JP8326933 A JP 8326933A JP 32693396 A JP32693396 A JP 32693396A JP H10173146 A JPH10173146 A JP H10173146A
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- gate electrode
- forming
- memory cell
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Abstract
(57)【要約】
【課題】ＤＲＡＭの製造方法で、リソグラフィ工程を減
らし、さらにメモリセル部と周辺回路部の段差を軽減す
る。 【解決手段】周辺回路とメモリセルのトランジスタのゲ
ート電極４ａ，４ｂの形成をそれぞれ別工程にし、メモ
リセルの部のトランジスタのゲート電極４ｂの形成とメ
モリセルの拡散層８の形成の為のエッチングを１度のリ
ソグラフィ工程で行う。又周辺回路部のトランジスタの
ゲート電極の側壁絶縁膜６ａの形成のためのエッチバッ
クの際、メモリセル部に形成された導電膜（ゲート電
極）４上の絶縁膜も同時に除去する。
らし、さらにメモリセル部と周辺回路部の段差を軽減す
る。 【解決手段】周辺回路とメモリセルのトランジスタのゲ
ート電極４ａ，４ｂの形成をそれぞれ別工程にし、メモ
リセルの部のトランジスタのゲート電極４ｂの形成とメ
モリセルの拡散層８の形成の為のエッチングを１度のリ
ソグラフィ工程で行う。又周辺回路部のトランジスタの
ゲート電極の側壁絶縁膜６ａの形成のためのエッチバッ
クの際、メモリセル部に形成された導電膜（ゲート電
極）４上の絶縁膜も同時に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に２種類以上のトランジスタ
を有するＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）及びその製造方法に関する。
びその製造方法に関し、特に２種類以上のトランジスタ
を有するＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭにとって、電荷保持特性の向上
は最も重要な課題の一つである。例えば、スタックト・
キャパシタを設けてなるＤＲＡＭにおいて、メモリセル
を構成するトランジスタの不純物拡散層をエッチング雰
囲気にさらさないことにより結晶欠陥発生の抑制と、周
辺回路部のトランジスタの電流駆動能力の確保を同時に
図ることが要請されている。
は最も重要な課題の一つである。例えば、スタックト・
キャパシタを設けてなるＤＲＡＭにおいて、メモリセル
を構成するトランジスタの不純物拡散層をエッチング雰
囲気にさらさないことにより結晶欠陥発生の抑制と、周
辺回路部のトランジスタの電流駆動能力の確保を同時に
図ることが要請されている。
【０００３】このような問題を解決する方法として、特
開平３−３３６０号公報にはメモリセル部を酸化膜で覆
う方法が提案されている。以下にこの製造方法を図面を
用いて説明する。図５（ａ）〜（ｄ）は、従来のＤＲＡ
Ｍの製造方法の一例を説明する為の半導体チップの断面
図であり、図の左側はメモリセル部、右側は周辺回路部
を示す。
開平３−３３６０号公報にはメモリセル部を酸化膜で覆
う方法が提案されている。以下にこの製造方法を図面を
用いて説明する。図５（ａ）〜（ｄ）は、従来のＤＲＡ
Ｍの製造方法の一例を説明する為の半導体チップの断面
図であり、図の左側はメモリセル部、右側は周辺回路部
を示す。
【０００４】まず、図５（ａ）に示すように、ｐ型のシ
リコン基板１を用意した後、このｐ型シリコン基板１の
表面を選択酸化し、膜厚５００ｎｍのフィールド酸化膜
２を形成する。続いて素子形成領域に膜厚１５ｎｍのゲ
ート酸化膜３を熱酸化により形成した後、表面全域に膜
厚２００ｎｍの多結晶シリコンからなる導電層４をＣＶ
Ｄ（ケミカル・ヴェーバー・デポジション）法により形
成する。
リコン基板１を用意した後、このｐ型シリコン基板１の
表面を選択酸化し、膜厚５００ｎｍのフィールド酸化膜
２を形成する。続いて素子形成領域に膜厚１５ｎｍのゲ
ート酸化膜３を熱酸化により形成した後、表面全域に膜
厚２００ｎｍの多結晶シリコンからなる導電層４をＣＶ
Ｄ（ケミカル・ヴェーバー・デポジション）法により形
成する。
【０００５】次に図５（ｂ）に示すように、導電層４を
パターニングし、ゲート電極４ａ、４ｂを形成した後、
このゲート電極４ａ、４ｂをマスクとしてシリコン基板
１に対してリンを注入エネルギー５０ｋｅＶ、ドーズ量
１×１０13ｃｍ-2でイオン注入してｎ- 型拡散層５ａ及
びメモリセル拡散層８ａを形成する。
パターニングし、ゲート電極４ａ、４ｂを形成した後、
このゲート電極４ａ、４ｂをマスクとしてシリコン基板
１に対してリンを注入エネルギー５０ｋｅＶ、ドーズ量
１×１０13ｃｍ-2でイオン注入してｎ- 型拡散層５ａ及
びメモリセル拡散層８ａを形成する。
【０００６】次に図５（ｃ）に示すように、表面全域に
膜厚１００ｎｍの第１の酸化膜６をＣＶＤ法により形成
した後、周辺回路部の酸化膜６をＲＩＥ（反応性イオン
エッチング）によりエッチング除去し、メモリセル部の
酸化膜６のみを残す。このときゲート電極４ａの側面に
は側壁酸化膜６ａが形成される。
膜厚１００ｎｍの第１の酸化膜６をＣＶＤ法により形成
した後、周辺回路部の酸化膜６をＲＩＥ（反応性イオン
エッチング）によりエッチング除去し、メモリセル部の
酸化膜６のみを残す。このときゲート電極４ａの側面に
は側壁酸化膜６ａが形成される。
【０００７】次に図５（ｄ）に示すように、表面全域に
膜厚２００ｎｍの第２の酸化膜をＣＶＤ法により形成し
た後、この第２の酸化膜に対してＲＩＥを施して、ｎ-
型拡散層５ａを部分的に露出させる。なお、このときゲ
ート電極４ｂに沿った酸化膜６の側面には側壁酸化膜９
ｂが、又側壁酸化膜６ａの側面には側壁酸化膜９ａが形
成される。次に熱酸化を行い、シリコン基板１の露出面
に膜厚１５ｎｍの熱酸化膜を形成し、ヒ素を注入エネル
ギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注
入してｎ+ 型拡散層５ｂを形成する。
膜厚２００ｎｍの第２の酸化膜をＣＶＤ法により形成し
た後、この第２の酸化膜に対してＲＩＥを施して、ｎ-
型拡散層５ａを部分的に露出させる。なお、このときゲ
ート電極４ｂに沿った酸化膜６の側面には側壁酸化膜９
ｂが、又側壁酸化膜６ａの側面には側壁酸化膜９ａが形
成される。次に熱酸化を行い、シリコン基板１の露出面
に膜厚１５ｎｍの熱酸化膜を形成し、ヒ素を注入エネル
ギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注
入してｎ+ 型拡散層５ｂを形成する。
【０００８】以上のようにこの製造方法によれば、メモ
リセルを構成するトランジスタの不純物拡散層はエッチ
ング雰囲気にさらされずに、周辺回路のトランジスタの
みをＬＤＤ（ライトリー・ドープト・ドレイン）構造に
することができる。
リセルを構成するトランジスタの不純物拡散層はエッチ
ング雰囲気にさらされずに、周辺回路のトランジスタの
みをＬＤＤ（ライトリー・ドープト・ドレイン）構造に
することができる。
【０００９】
【発明が解決しようとする課題】第１の問題点は、上述
した従来例ではリソグラフィ工程が増えるという点であ
る。その理由は、周辺回路部のトランジスタのＬＤＤ拡
散層５ａに最適の不純物注入条件と、メモリセル部の拡
散層８ａに最適の不純物注入条件は必ずしも一致しない
ため、リソグラフィ工程を用いて少なくとも一方のトラ
ンジスタをレジスト膜で覆う必要が生じるからである。
また、当然のことながら周辺回路部の第１の酸化膜のみ
をエッチバックする際に、メモリセル部をレジスト膜で
保護する必要があるので、このときにもリソグラフィ工
程が必要である。
した従来例ではリソグラフィ工程が増えるという点であ
る。その理由は、周辺回路部のトランジスタのＬＤＤ拡
散層５ａに最適の不純物注入条件と、メモリセル部の拡
散層８ａに最適の不純物注入条件は必ずしも一致しない
ため、リソグラフィ工程を用いて少なくとも一方のトラ
ンジスタをレジスト膜で覆う必要が生じるからである。
また、当然のことながら周辺回路部の第１の酸化膜のみ
をエッチバックする際に、メモリセル部をレジスト膜で
保護する必要があるので、このときにもリソグラフィ工
程が必要である。
【００１０】第２の問題点は、従来例において、メモリ
セル部の層間絶縁膜が周辺回路部よりも厚くなるという
点である。その理由は、第１の酸化膜６がメモリセル部
にはそのまま最後の工程まで残るからである。もともと
メモリセル部にはスタックト・キャパシタがあり、周辺
回路部よりも高さが高くなり、その段差が大きくなるこ
とは後の工程を困難にする。
セル部の層間絶縁膜が周辺回路部よりも厚くなるという
点である。その理由は、第１の酸化膜６がメモリセル部
にはそのまま最後の工程まで残るからである。もともと
メモリセル部にはスタックト・キャパシタがあり、周辺
回路部よりも高さが高くなり、その段差が大きくなるこ
とは後の工程を困難にする。
【００１１】本発明の目的は、リソグラフィ工程を削減
すると共に、メモリセル部と周辺回路部の段差を軽減し
生産性の向上した半導体記憶装置及びその製造方法を提
供することにある。
すると共に、メモリセル部と周辺回路部の段差を軽減し
生産性の向上した半導体記憶装置及びその製造方法を提
供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、半導体基板上に形成された少なく
とも２種類のトランジスタを有する半導体記憶装置にお
いて、第１のトランジスタのゲート電極を形成する工程
と、前記第１のトランジスタのゲート電極の側面に側壁
絶縁膜を形成する工程と、前記第１のトランジスタのソ
ース・ドレイン領域を構成する不純物拡散層を形成する
工程と、続いて第２のトランジスタのゲート電極を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法が提供される。さらに本発明によれば、半導体基
板上に形成された少なくとも２種類のトランジスタを有
する半導体記憶装置において、第１のトランジスタはゲ
ート電極の側面に形成された絶縁膜を有し、第２のトラ
ンジスタのゲート電極には、前記絶縁膜を伴わないこと
を特徴とする半導体記憶装置が提供される。
め、本発明によれば、半導体基板上に形成された少なく
とも２種類のトランジスタを有する半導体記憶装置にお
いて、第１のトランジスタのゲート電極を形成する工程
と、前記第１のトランジスタのゲート電極の側面に側壁
絶縁膜を形成する工程と、前記第１のトランジスタのソ
ース・ドレイン領域を構成する不純物拡散層を形成する
工程と、続いて第２のトランジスタのゲート電極を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法が提供される。さらに本発明によれば、半導体基
板上に形成された少なくとも２種類のトランジスタを有
する半導体記憶装置において、第１のトランジスタはゲ
ート電極の側面に形成された絶縁膜を有し、第２のトラ
ンジスタのゲート電極には、前記絶縁膜を伴わないこと
を特徴とする半導体記憶装置が提供される。
【００１３】
【作用】周辺回路部の第１のトランジスタのゲート電極
の側面に第１の絶縁膜からなる側壁絶縁膜を形成する工
程において、メモリセル部の第２のトランジスタの形成
領域は全面がゲート電極材料でおおわれているため、第
２のトランジスタの不純物拡散層はエッチング雰囲気に
さらさることはない。また、第１のトランジスタの不純
物拡散層と第２のトランジスタの不純物拡散層は全く別
々に形成されるため、お互いに最適の不純物注入条件が
異なってもリソグラフィ工程の増加にはつながらない。
さらに、第１の絶縁膜は第２のトランジスタの形成領域
上には残らないので、第１の絶縁膜の厚さ分メモリセル
部の高さが高くなることもない。
の側面に第１の絶縁膜からなる側壁絶縁膜を形成する工
程において、メモリセル部の第２のトランジスタの形成
領域は全面がゲート電極材料でおおわれているため、第
２のトランジスタの不純物拡散層はエッチング雰囲気に
さらさることはない。また、第１のトランジスタの不純
物拡散層と第２のトランジスタの不純物拡散層は全く別
々に形成されるため、お互いに最適の不純物注入条件が
異なってもリソグラフィ工程の増加にはつながらない。
さらに、第１の絶縁膜は第２のトランジスタの形成領域
上には残らないので、第１の絶縁膜の厚さ分メモリセル
部の高さが高くなることもない。
【００１４】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１５】図１（ａ）〜（ｄ）は、本発明の第１の実
施の形態を説明する為の工程順に示した半導体チップの
断面図であり、図の左側はメモリセル部、右側は周辺回
路部を示す。
施の形態を説明する為の工程順に示した半導体チップの
断面図であり、図の左側はメモリセル部、右側は周辺回
路部を示す。
【００１６】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１を用意した後、このｐ型シリコン基板１の
表面を選択酸化し、素子分離領域となる例えば膜厚５０
０ｎｍのフィールド酸化膜２を形成する。続いて素子形
成領域に例えば膜厚１５ｎｍのゲート酸化膜３を熱酸化
により形成した後、表面全域にｎ型多結晶シリコンとタ
ングステンシリサイドからなる例えば膜厚２００ｎｍの
導電層４を形成する。
リコン基板１を用意した後、このｐ型シリコン基板１の
表面を選択酸化し、素子分離領域となる例えば膜厚５０
０ｎｍのフィールド酸化膜２を形成する。続いて素子形
成領域に例えば膜厚１５ｎｍのゲート酸化膜３を熱酸化
により形成した後、表面全域にｎ型多結晶シリコンとタ
ングステンシリサイドからなる例えば膜厚２００ｎｍの
導電層４を形成する。
【００１７】次に図１（ｂ）に示すように、導電層４を
パターニングし、周辺回路部の第１のトランジスタのゲ
ート電極４ａを形成する。このときメモリセル部の導電
層４は全く加工されないようにマスクしておく。続いて
ゲート電極４ａをマスクとしシリコン基板１に対して、
例えばリンを注入エネルギー５０ｋｅＶ、ドーズ量１×
１０13ｃｍ-2でイオン注入しｎ- 型拡散層５ａを形成す
る。
パターニングし、周辺回路部の第１のトランジスタのゲ
ート電極４ａを形成する。このときメモリセル部の導電
層４は全く加工されないようにマスクしておく。続いて
ゲート電極４ａをマスクとしシリコン基板１に対して、
例えばリンを注入エネルギー５０ｋｅＶ、ドーズ量１×
１０13ｃｍ-2でイオン注入しｎ- 型拡散層５ａを形成す
る。
【００１８】次に図１（ｃ）に示すように、表面全域に
例えば膜厚１００ｎｍの第１の酸化膜をＣＶＤ法により
形成したのちエッチバックし、ゲート電極４ａの側面に
側壁酸化膜６ａを形成し、続いて例えばヒ素を注入エネ
ルギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン
注入してｎ+ 型拡散層５ｂを形成し第１のトランジスタ
をＬＤＤ構造とする。
例えば膜厚１００ｎｍの第１の酸化膜をＣＶＤ法により
形成したのちエッチバックし、ゲート電極４ａの側面に
側壁酸化膜６ａを形成し、続いて例えばヒ素を注入エネ
ルギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン
注入してｎ+ 型拡散層５ｂを形成し第１のトランジスタ
をＬＤＤ構造とする。
【００１９】次に図１（ｄ）に示すように、フォトレジ
スト膜７を形成したのちフォトリソグラフィ法及びドラ
イエッチング技術により、メモリセル部の前記導電層４
を選択的にエッチングして、第２のトランジスタのゲー
ト電極４ｂを形成する。このとき周辺回路部はフォトレ
ジスト膜７で保護されているので全く加工されない。続
いてこのフォトレジスト膜７及びフィールド酸化膜２を
マスクとしてシリコン基板１に対して、例えばリンを注
入エネルギー５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2で
イオン注入してメモリセル拡散層８を形成する。通常前
記ｎ+ 型拡散層５ｂはメモリセル拡散層８より２桁程度
不純物濃度が濃いので、このイオン注入工程はフォトレ
ジスト膜７を除去した後に行ってもよい。
スト膜７を形成したのちフォトリソグラフィ法及びドラ
イエッチング技術により、メモリセル部の前記導電層４
を選択的にエッチングして、第２のトランジスタのゲー
ト電極４ｂを形成する。このとき周辺回路部はフォトレ
ジスト膜７で保護されているので全く加工されない。続
いてこのフォトレジスト膜７及びフィールド酸化膜２を
マスクとしてシリコン基板１に対して、例えばリンを注
入エネルギー５０ｋｅＶ、ドーズ量２×１０13ｃｍ-2で
イオン注入してメモリセル拡散層８を形成する。通常前
記ｎ+ 型拡散層５ｂはメモリセル拡散層８より２桁程度
不純物濃度が濃いので、このイオン注入工程はフォトレ
ジスト膜７を除去した後に行ってもよい。
【００２０】このように第１の実施の形態によれば、周
辺回路部の第１のトランジスタのゲート電極４ａは側壁
酸化膜６ａを有するのに対し、メモリセル部の第２のト
ランジスタのゲート電極４ｂの側面には側壁酸化膜は存
在しない。また、当然のことではあるが、周辺回路部の
第１のトランジスタのＬＤＤ構造形成のためのエッチバ
ック工程時に、メモリセル部の拡散層がエッチング雰囲
気にさらされることはない。
辺回路部の第１のトランジスタのゲート電極４ａは側壁
酸化膜６ａを有するのに対し、メモリセル部の第２のト
ランジスタのゲート電極４ｂの側面には側壁酸化膜は存
在しない。また、当然のことではあるが、周辺回路部の
第１のトランジスタのＬＤＤ構造形成のためのエッチバ
ック工程時に、メモリセル部の拡散層がエッチング雰囲
気にさらされることはない。
【００２１】又第１の実施の形態では、従来の方法にお
いて必要な２回のリソグラフィ工程と同じ効果を１回の
リソグラフィ工程で実現している。すなわち、周辺回路
部の第１のトランジスタのＬＤＤ拡散層に最適な不純物
注入条件とメモリセル部の第２のトランジスタの拡散層
に最適な不純物注入条件が一致しないとき必要な、イオ
ン注入のためのリソグラフィ工程と周辺回路部分のみを
エッチバックする際に必要なリソグラフィ工程を、第２
のトランジスタのゲート電極加工のためのリソグラフィ
工程１回で済ませることができる。さらに図１（ｄ）と
図５（ｄ）の比較からわかるように、本実施の形態によ
れば、メモリセル部の層間絶縁膜厚が周辺回路部より厚
くなることもなくなる。
いて必要な２回のリソグラフィ工程と同じ効果を１回の
リソグラフィ工程で実現している。すなわち、周辺回路
部の第１のトランジスタのＬＤＤ拡散層に最適な不純物
注入条件とメモリセル部の第２のトランジスタの拡散層
に最適な不純物注入条件が一致しないとき必要な、イオ
ン注入のためのリソグラフィ工程と周辺回路部分のみを
エッチバックする際に必要なリソグラフィ工程を、第２
のトランジスタのゲート電極加工のためのリソグラフィ
工程１回で済ませることができる。さらに図１（ｄ）と
図５（ｄ）の比較からわかるように、本実施の形態によ
れば、メモリセル部の層間絶縁膜厚が周辺回路部より厚
くなることもなくなる。
【００２２】次に本発明の第２の実施の形態について図
面を参照して説明する。第２の実施の形態の製造工程の
うち、周辺回路部の第１のトランジスタのｎ+ 型拡散層
５ｂの形成（図１（ｃ））までは、第１の実施の形態と
同一なので、詳しい説明は省略する。
面を参照して説明する。第２の実施の形態の製造工程の
うち、周辺回路部の第１のトランジスタのｎ+ 型拡散層
５ｂの形成（図１（ｃ））までは、第１の実施の形態と
同一なので、詳しい説明は省略する。
【００２３】第１の実施の形態ではフォトリソグラフィ
法を用いてメモリセル部の第２のトランジスタのゲート
電極をパターニングしたが、本第２の実施の形態では電
子ビーム直描技術を用いる。一般に電子ビーム直描技術
を用いると、フォトリソグラフィ法を用るよりも微細な
パタンまで形成することができるが、描画時間がかかる
という欠点がある。しかしながら、本第２の実施の形態
におけるリソグラフィ工程は、メモリセル部のゲート電
極という同じパタンの繰り返しのみの描画であるため、
数ｍｍ角を一度に描画することができる、部分一括描画
法をきわめて有効に用いることができるので、描画時間
は短縮される。
法を用いてメモリセル部の第２のトランジスタのゲート
電極をパターニングしたが、本第２の実施の形態では電
子ビーム直描技術を用いる。一般に電子ビーム直描技術
を用いると、フォトリソグラフィ法を用るよりも微細な
パタンまで形成することができるが、描画時間がかかる
という欠点がある。しかしながら、本第２の実施の形態
におけるリソグラフィ工程は、メモリセル部のゲート電
極という同じパタンの繰り返しのみの描画であるため、
数ｍｍ角を一度に描画することができる、部分一括描画
法をきわめて有効に用いることができるので、描画時間
は短縮される。
【００２４】図２〜図４は、本発明の第２の実施の形態
を説明するためのメモリセル部の概略の平面図である。
図面の左側（ａ）はフォトリソグラフィ法を用いた第１
の実施の形態の場合、又、右側（ｂ）はメモリセル部の
ゲート電極のみを電子ビーム直描技術を用いた第２の実
施の形態における平面図である。図を見やすくするため
にコンタクト孔以外は注目工程のパタン、すなわち図２
は素子領域、図３はゲート電極、図４はビット線のみを
図示してある。
を説明するためのメモリセル部の概略の平面図である。
図面の左側（ａ）はフォトリソグラフィ法を用いた第１
の実施の形態の場合、又、右側（ｂ）はメモリセル部の
ゲート電極のみを電子ビーム直描技術を用いた第２の実
施の形態における平面図である。図を見やすくするため
にコンタクト孔以外は注目工程のパタン、すなわち図２
は素子領域、図３はゲート電極、図４はビット線のみを
図示してある。
【００２５】図２〜図４において、１１はビット線用コ
ンタクト孔、１２は容量用コンタクト孔、１３は素子領
域、１４はワード線を兼ねるゲート電極、１５はビット
線、１６は１メモリセルの領域である。
ンタクト孔、１２は容量用コンタクト孔、１３は素子領
域、１４はワード線を兼ねるゲート電極、１５はビット
線、１６は１メモリセルの領域である。
【００２６】このように、メモリセル部はたくさんのパ
タンによって、構成されているため、一般にはある一つ
のパタンだけ微細にしてもメモリセルの面積を縮小する
ことは難しい。しかしながら、図３（ｂ）のように、ゲ
ート電極１４のみを微細化すると、他のビット線用コン
タクト孔１１、容量用コンタクト孔１２、素子領域１
３、ビット線１５はフォトリソグラフィ法のみを用いた
図３（ａ）と同じ程度のパタン寸法のままメモリセルの
面積を縮小することができる。本第２の実施の形態で
は、ゲート電極のピッチを６０％縮小したので、１メモ
リセルの領域１６の面積も６０％に縮小されている。
タンによって、構成されているため、一般にはある一つ
のパタンだけ微細にしてもメモリセルの面積を縮小する
ことは難しい。しかしながら、図３（ｂ）のように、ゲ
ート電極１４のみを微細化すると、他のビット線用コン
タクト孔１１、容量用コンタクト孔１２、素子領域１
３、ビット線１５はフォトリソグラフィ法のみを用いた
図３（ａ）と同じ程度のパタン寸法のままメモリセルの
面積を縮小することができる。本第２の実施の形態で
は、ゲート電極のピッチを６０％縮小したので、１メモ
リセルの領域１６の面積も６０％に縮小されている。
【００２７】
【発明の効果】本発明の第１の効果は、従来よりも少な
いリソグラフィ工程で、メモリセルを構成する第２のト
ランジスタの不純物拡散層をエッチング雰囲気にさらさ
ないで、周辺回路の第１のトランジスタをＬＤＤ構造に
できる点である。その理由は、周辺回路部とメモリセル
部のトランジスタのゲート電極の形成をそれぞれ別工程
にし、メモリセル部の第２のトランジスタのゲート電極
の形成と拡散層形成を１度のリソグラフィ工程で行って
いるからである。
いリソグラフィ工程で、メモリセルを構成する第２のト
ランジスタの不純物拡散層をエッチング雰囲気にさらさ
ないで、周辺回路の第１のトランジスタをＬＤＤ構造に
できる点である。その理由は、周辺回路部とメモリセル
部のトランジスタのゲート電極の形成をそれぞれ別工程
にし、メモリセル部の第２のトランジスタのゲート電極
の形成と拡散層形成を１度のリソグラフィ工程で行って
いるからである。
【００２８】本発明の第２の効果は、メモリセル部と周
辺回路部での層間絶縁膜の厚さを同じにし段差を少くす
ることができる点である。その理由は、周辺回路部の第
１のトランジスタのゲート電極の側壁絶縁膜形成のため
のエッチバックの際、メモリセル部に形成された導電膜
（ゲート電極）上の絶縁膜も同時に除去されるからであ
る。
辺回路部での層間絶縁膜の厚さを同じにし段差を少くす
ることができる点である。その理由は、周辺回路部の第
１のトランジスタのゲート電極の側壁絶縁膜形成のため
のエッチバックの際、メモリセル部に形成された導電膜
（ゲート電極）上の絶縁膜も同時に除去されるからであ
る。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為のメモ
リセル部の素子領域の平面図。
リセル部の素子領域の平面図。
【図３】本発明の第２の実施の形態を説明する為のメモ
リセル部のゲート電極の平面図。
リセル部のゲート電極の平面図。
【図４】本発明の第２の実施の形態を説明する為のメモ
リセル部のビット線の平面図。
リセル部のビット線の平面図。
【図５】従来例を説明する為の半導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 導電層 ４ａ，４ｂ ゲート電極 ５ａ ｎ- 型拡散層 ５ｂ ｎ+ 型拡散層 ６ 第１の酸化膜 ６ａ 側壁酸化膜 ７ フォトレジスト膜 ８，８ａ メモリセル拡散層 ９ａ，９ｂ 側壁酸化膜 １１ ビット線用コンタクト孔 １２ 容量用コンタクト孔 １３ 素子領域 １４ ゲート電極 １５ ビット線 １６ １メモリセルの領域
Claims (6)
- 【請求項１】 半導体基板上に形成された少なくとも２
種類のトランジスタを有する半導体記憶装置において、
第１のトランジスタはゲート電極の側壁に形成された絶
縁膜を有し、第２のトランジスタのゲート電極には、前
記絶縁膜を伴わないことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のトランジスタは周辺回路、前
記第２のトランジスタはメモリセルをそれぞれ構成する
トランジスタである請求項１記載の半導体記憶装置。 - 【請求項３】 半導体基板上に形成された少なくとも２
種類のトランジスタを有する半導体記憶装置の製造方法
において、第１のトランジスタのゲート電極を形成する
工程と、前記第１のトランジスタのゲート電極の側面に
側壁絶縁膜を形成する工程と、前記ゲート電極と前記側
壁絶縁膜をマスクとし前記第１のトランジスタのソース
・ドレイン領域を構成する不純物拡散層を形成する工程
と、続いて第２のトランジスタのゲート電極を形成する
工程とを含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項４】 半導体基板上にフィールド酸化膜とゲー
ト酸化とを形成したのち全面に導電層を形成する工程
と、メモリセル部をマスクとしたのち周辺回路部の前記
導電層をパターニングし第１のトランジスタのゲート電
極を形成する工程と、前記ゲート電極をマスクとし前記
半導体基板に不純物を導入して前記第１のトランジスタ
のソース・ドレイン領域を構成する低濃度拡散層を形成
する工程と、全面に第１の絶縁膜を形成したのちエッチ
バックし前記ゲート電極の側面に側壁絶縁膜を形成する
と共にメモリセル部の前記導電層を露出する工程と、前
記ゲート電極と前記側壁絶縁膜とをマスクとし不純物を
導入して前記第１のトランジスタのソース・ドレイン領
域を構成する高濃度拡散層を形成したのち、露出した前
記導電層をパターニングしメモリセル部の第２のトラン
ジスタのゲート電極を形成する工程とを含むことを特徴
とする半導体記憶装置の製造方法。 - 【請求項５】 第１のトランジスタのゲート電極を形成
するのに用いる露光方法は、第２のトランジスタのゲー
ト電極を形成するのに用いる露光方法とは異なる請求項
３又は請求項４記載の半導体記憶装置の製造方法。 - 【請求項６】 異なる露光方法は、光リソグラフィ技術
と電子ビーム直描技術である請求項５記載の半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326933A JPH10173146A (ja) | 1996-12-06 | 1996-12-06 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326933A JPH10173146A (ja) | 1996-12-06 | 1996-12-06 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173146A true JPH10173146A (ja) | 1998-06-26 |
Family
ID=18193397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326933A Pending JPH10173146A (ja) | 1996-12-06 | 1996-12-06 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
-
1996
- 1996-12-06 JP JP8326933A patent/JPH10173146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868411B2 (en) | 2007-05-08 | 2011-01-11 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
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|---|---|---|---|
| A02 | Decision of refusal |
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