KR0144175B1 - 반도체 메모리장치 제조방법 - Google Patents
반도체 메모리장치 제조방법Info
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 측벽산화막을 이용하여 0.25㎛이하의 디자인 룰을 갖는 고집적 DRAM셀을 제조하는 것이다.
본 발명은 소자분리영역과 활성영역으로 구분된 제1도전형 반도체기판의 활성영역 소정부분에 제2도전형 불순물영역을 형성하는 공정과, 상기 제2도전형 불순물영역 상부를 포함한 기판 소정영역상부에 산화막패턴을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 기판 전면에 게이트 형성용 도전층을 형성하는 공정, 및 상기 도전층을 에치백하여 상기 산화맥패턴 측면에 스페이서 형태의 게이트를 형성하는 공정을 포함하여 이루어지는 반도체 메모리 장치 제조방법을 제공한다.
Description
제1도는 종래의 반도체 메모리장치 제조방법을 도시한 공정순서도
제2도는 본 발명에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도
* 도면의 주요부분에 대한 부호의 설명
1. 반도체기판 2. 필드산화막
11. 스토리지노드 12. 유전체막
13. 플레이트전극 14. 커패시터
15. 층간절연막 16. 평판화층
17. 금속배선 20. n형 불순물영역
21. 산화막패턴 22. 얇은 산화막
23. 폴리실리콘 23A. 게이트
24. 산화막 25. 소오스 및 드레인
본 발명은 반도체 메모리장치 제조방법에 관한 것으로, 특히 측벽산화막을 이용하여 0.25㎛이하의 디자인 룰(design rule)을 갖는 고집적 DRAM(Dynamic Random Access Memory)셀을 제조하는 방법에 관한 것이다.
종래의 DRAM셀 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 소자분리영역과 활성영역으로 구분된 P형 반도체기판(1)상에 게이트산화막(3)을 형성한다.
이어서 제1도 (b)에 도시된 바와 같이 상기 게이트산화막(3)위에 게이트 형성용 도전층으로서, 폴리실리콘(4)을 증착하고 이위에 산화막(5)을 형성한다. 다음에 제1도(c)에 도시된 바와 같이 상기 산화막(5)과 폴리실리콘층(4) 및 게이트산화막(3)을 소정의 게이트패턴으로 패터닝하여 게이트(4)와 게이트 캡산화막(5)을 형성한 후, 기판과 반대도전형의 불순물로서 n형 불순물을 저농도로 이온주입(6)하여 저농도 불순물영역(7)을 형성한다.
이어서 제1도 (d)에 도시된 바와 같이 기판 전면에 절연막을 형성한 후, 이를 에치백하여 게이트 측벽에 측벽절연막(8)을 형성한 다음, n형 불순물을 고농도로 이온주입(9)하여 소오스 및 드레인영역을 형성함으로써 상기 저농도 불순물 영역(7)과 함께 LDD구조의 소오스 및 드레인(10)을 이루도록 한다.
다음에 제1도 (e)에 도시된 바와 같이 기판 전면에 도전층을 형성하고 이를 소정패턴으로 패터닝하여 사기 소오스(10)에 접속되는 커패시터 스토리지노드(11)를 형성하고, 이 커패시터 스토리지노드(11) 전표면에 커패시터 유전체막(12)을 형성한 후, 커패시터 유전체막(12) 전면에 커패시터 플레이트전극(13)을 형성함으로써 커패시터를 형성한다.
이어서 제1도 (f)에 도시된 바와 같이 커패시터가 형성된 기판 전면에 층간절연막(15) 및 평탄화층(16)을 차례로 형성한다.
다음에 제1도 (g)에 도시된 바와 같이 상기 평탄화층(16) 및 층간절연막(15)을 선택적으로 식각하여 상기 드레인(10)을 노출시키는 콘택홀을 형성한 다음, 기판 전면에 금속을 증착한 후, 이를 소정패턴으로 패터닝하여 상기 콘택홀을 통해 드레인에 접속되는 금속배선(17)을 형성한다.
상기와 같이 제조되는 DRAM셀은 1개의 MOS트랜지스터와 1개의 커패시터로 구성되어 트랜지스터의 게이트에 인가되는 바이어스에 따라 커패시터의 전하를 충, 방전시킴으로써 데이타를 읽게 된다. 이때, 틀린지스터의 게이트는 4M DRAM의 경우 0.8㎛ 디자인룰을 갖는 포토마스크를 사용하여 그 패턴을 형성하게 된다.
게이트와 같이 마스크를 이용하여 형성하는 라인형태의 패턴은 반도체장치의 고집적화에 따라 미세해질수록 형성공정상 여러 문제가 발생하게 되어 주어진 디자인룰에서 어떠한 한계 이하로는 더 이상 미세하게 줄일 수 없게 되므로 소자의 고집적화에 제한이 따르게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 4M DRAM급 반도체소자의 제조공정에 이용되는 0.8㎛ 디자인룰로 0.25㎛이하의 라인팬턴을 형성할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 소자분리영역과 활성영역으로 구분된 제1도전형 반도체기판의 활성영역 소정부분에 제2도저형 불순물영역을 형성하는 공정과, 상기 제2도전형 불순물영역 상부를 포함한 기판 소정영역상부에 산화막패턴을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 기판 전면에 게이트 형성용 도전층을 형성하는 공정, 및 상기 도전층을 에치백하여 상기 산화막패턴 측면에 스페이서 형태의 게이트를 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 DRAM셀 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 소자분리영역과 활성영역으로 구분된 P형 반도체기판(1)상에 마스킹층(30)을 형성한 후, 이를 선택적으로 식각하여 기판 활성영역의 소정부분을 노출시킨 다음, 노출된 기판부위에 n형 불순물을 이온주입하여 n형 불순물영역(20)을 형성한다.
이어서 제2도 (b)에 도시된 바와 같이 상기 마스킹층을 제거하고, 기판상에 산화막을 형성한 후, 이를 선택적으로 식각하여 상기 n형 불순물영역(20) 상부 및 기판 소정영역상에 산화막패턴(21)을 형성한다.
다음에 제2도 (c)에 도시된 바와 같이 산화막패턴(21)이 형성된 기판 전면에 얇은 산화막(22)을 형성한 후, 그 전면에 게이트 형성을 도전층으로서, 예컨대 폴리실리콘(23)을 증착한다.
이어서 제2도 (d)에 도시된 바와 같이 상기 폴리실리콘층을 에치백하여 상기 산화막패턴(21) 측면에 스페이서 형태의 게이트(23A)를 형성한다. 이때, 게이트(23A)가 스페이서 형태로 형성되므로 0.25㎛이하의 폭을 갖는 게이트를 얻을 수 있게 된다.
다음에 제2도 (e)에 도시된 바와 같이 기판 전면에 층간절연막으로서, 산화막(24)을 형성한 후, 소오스 및 드레인영역(25) 형성을 위한 n형 불순물을 이온 주입한다.
이어서 제2도 (f)에 도시된 바와 같이 기판 전면에 도전층을 형성하고 이를 소정패턴으로 패터닝하여 상기 소오스 및 드레인(25)에 접속되는 커패시터 스토리지노(11)를 형성하고, 이 캐패시터 스토리지노드(11) 전표면에 커패시터 유전체막(12)을 형성한 후, 커패시터 유전체막(12) 전면에 커패시터 플레이트전극(13)을 형성함으로써 커패시터(14)를 형성한다.
이어서 제2도 (g)에 도시된 바와 같이 커패시터가 형성된 기판 전면에 층간절 연막(15) 및 평탄화층(16)으로서, 예컨대 산화막과 BPSG(Borophospho silicate glass)를 차례로 형성한다.
다음에 제2도 (h)에 도시된 바와 같이 상기 평판화층(16) 및 층간절연막(15)을 선택적으로 식각하여 상기 소오스 및 드레인(25)을 노출시키는 콘택홀을 형성한 다음, n형 불순물을 고농도로 이온주입한 후, 기판 전면에 금속을 증착하고 이를 소정패턴으로 패터닝하여 상기 콘택홀을 통해 드레인에 접속되는 금속배선(17)을 형성한다.
이상과 같이 산화막패턴(21)을 형성하고, 에치백공정을 이용하여 산화막패턴(21)측벽에 스페이서 형태의 게이트(23A)를 형성하므로 게이트 폭을 0.25㎛이하로 형성할 수 있어 미세패턴 형성이 가능하게 되며, 폴리실리콘과 같은 게이트 형성물질의 두께를 조절함으로써 게이트 폭을 조절할 수 있으므로 케이트 폭의 조정이 용이하다.
또한, 스페이서 형태의 게이트 형성을 위해 형성되는 산화맥패턴(21)에 의해 후속공정에서 형성되는 층간절연막 및 평탄화층의 드레인영역에서의 단차문제를 해결할 수 있다.
Claims (1)
- 소자분리영역과 활성영역으로 구분된 제1도전형 반도체기판의 활성영역 소정부분에 제2도전형 불순물영역을 형성하는 공정과, 상기 제2도전형 불순물영역 상부를 포함한 기판 소정영역상부에 산화막패턴을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 기판 전면에 게이트 형성용 도전층 형성하는 공정, 및 상기 도전층에 에치백하여 상기 산화막패턴 측면에 스페이서 형태의 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
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