KR100192365B1 - 반도체소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 커패시터 용량을 증가시킴을 물론 공정을 단순화하여 고집적 소자 제작에 적합하도록 한 것이다.
본 발명에 따른 반도체 소자의 커패시터 제조방법은 게이트 절연막과 게이트 전극 및 불순물 영역이 각각 형성된 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 제1 절연막을 증착하는 단계, 상기 반도체 기판이 노출되도록 상기 제1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 제1 절연막위에 제1 도전층을 증착하고, 진공상태에서 상기 제1 도전층상에 금속실리사이드막을 증착하는 단계, 상기 금속실리사이드막을 대기중에 노출시켜 표면산화를 통해 표면을 울퉁불퉁하게 형성하는 단계, 상기 금속실리사이드막과 상기 제1 도전층을 에치백하는 단계, 상기 금속실리사이드막과 상기 제1 도전층의 노출된 표면위에 제2 절연막을 증착하여 산화처리하는 단계, 상기 산화처리된 제2 절연막위에 제2 도전층을 형성하고, 상기 제2 도전층과 제2 절연막 및 제1 도전층을 선택적으로 제거하는 단계를 포함하여 이루어진다.
Description
제1a~1g 도는 종래 반도체 소자의 커패시터 제조공정도.
제2a~2f 도는 본 발명에 따른 반도체 소자의 커패시터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 11a : 불순물 영역
12 : 게이트 절연막 13 : 게이트 전극
14 : 제1 절연막 14a : 콘택홀
15 : 제1 도전층 15a : 스토리지 노드전극
16 : 텅스텐 실리사이드막 16a : 텅스텐 실리사이드 산화막
17 : 제2 절연막 17a : 커패시터 유전막
18 : 커패시터 플레이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 커패시터의 용량을 증가시킴은 물론 공정을 단순화하여 고집적 소자에 접합하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적인 반도체 장치에 있어서, 반도체 소자의 고집적화 추세에 따라 메모리셀에 있어서도 커패시터의 축전용량을 증대시키기위하여 삼차원 구조를 이용하거나 막표면을 반구형으로 형성한 HSG를 이용하는 기술등이 제안되었다.
이들 중에서 미국특허 제4,742,018호에 개시된 삼차원 구조의 커패시터로 제안된 메모리셀의 제조방법을 간략하게 설명하면 다음과 같다.
제1a~1g도는 종래 핀(Fin)구조의 커패시터를 갖는 반도체 소자의 커패시터 제조공정 단면도이다.
종래의 반도체 소자의 커패시터 제조방법은 먼저, 제1a도에서와 같이, 도면에는 도시하지 않았지만 일반적인 MOS 트랜지스터 형성공정에 따라 필드 산화막(2)이 형성된 반도체 기판(1)위에 게이트 절연막(3)과 게이트 전극(4) 및 소오스 및 드레인(5)을 각각 형성하여 트랜지스터를 형성한 반도체 기판(1)을 준비한다.
그 다음 상기 반도체 기판(1)위에 제1 산화막(6)을 형성하고, 사진석판술(Photolithograph) 및 식각 공정에 의해 상기 제1 산화막(6)을 상기 필드산화막(2)과 게이트 전극(4) 및 게이트 절연막(3)위에만 남도록 선택적으로 제거하여 소오스 및 드레인영역(5)을 노출시키는 콘택홀(미도시)을 형성한다.
이어서, 제1b도에 도시된 바와 같이, 기판 전면에 제1 도전층을 형성하고 사진석판술 및 식각공정에 의해 상기 제1 도전층을 선택적으로 제거하여 상기 콘택홀을 통해 소오스 또는 드레인에 접속되는 제1 스토리지 전극패턴(8)을 형성한다.
그 다음 제1c도에 도시된 바와 같이, 기판(1)에 형성된 막들의 노출된 표면에 제2 산화막(9)을 형성하고, 사진석판술 및 식각공정에 의해 상기 제2 산화막(9)을 선택적으로 제거하여 상기 제1 스토리지 전극패턴(8)을 노출시키는 콘택홀(미도시)을 형성한다.
이어서 제1d도에 도시된 바와 같이, 상기 콘택홀을 포함한 상기 제2 산화막(9)위에 제2 도전층을 형성하고, 사진석판술 및 식각공정을 통해 상기 제2 도전층을 선택적으로 제거하여 상기 콘택홀을 통해 제1 스토리지 전극패턴(8)과 접촉하는 제2스토리지 전극패턴(10)을 형성한다.
그 다음 제1e도에 도시된 바와 같이, 상기 제2 산화막(9)을 습식식각에 의해 제거하여 제1 스토리지 전극패턴(8)과 제2 스토리지 전극패턴(10)으로 이루어진 커패시터 스토리지 전극(11)을 형성한다.
이어서, 제1f도에 도시된 바와 같이, 상기 스토리지 전극(11)의노출된 전표면에 커패시터 유전막(12)을 형성한다.
그 다음 제1g도에 도시된 바와 같이, 상기 커패시터유전체막(12)을 포함한 기판에 형성된 막들의 노출된 표면에 제3 도전층을 형성하고, 사진석판술 및 식각공정에 의해 상기 제3 도전층을 선택적으로 제거하여 상기 유전체막(12) 전면에 커패시터 플레이트 전극(13)을 형성하므로써 핀 구조의 커패시터를 완성한다.
그러나 상기와 같은 종래 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.
스토리지전극패턴을 형성하기 위해 2번의 도전층 증착공정 및 3번의 마스크 형성공정이 필요하므로 공정이 복잦ㅂ해지는 단점이 있다.
따라서, 공정시간이 증가함은 물론 불순물 입자(particle)의 증가로 제품수율이 떨어지므로 고집적 소자에 적합하지 못하다.
본 발명은 상기 종래의 문제점을 해결하기 위해 안출한 것으로, 커패시터의 용량을 증가시킴은 물론 공정을 단순화하여 고집적소자 제작에 적합하도록 한 반도체 소자의커패시터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조방법은 게이트 절연막과 게이트 전극 및 불순물 영역이 각각 형성된 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 제1 절연막을 증착하는 단계, 상기 반도체 기판이 노출되도록 상기 제1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 제1 절연막위에 제1도전층을 증착하고, 진공상태에서 상기 제1 도전층상에 금속실리사이드막을 증착하는 단계, 상기 금속실리사이드막을 대기분위하에서 표면처리하여 표면을 울퉁불퉁하게 형성하는 단계, 상기 금속실리사이드막과 포함한 상기 제1 도전층을 에치백하는 단계, 상기 금속실리사이드막과 상기 제1 도전층의 노출된 표면위에 제2 절연막을 증착하여 산화처리하는 단계, 상기 산화처리된 제2 절연막위에 제2 도전층을 형성하고, 상기 제2 도전층과 제2 절연막 및 제1 도전층을 선택적으로 제거하는 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2a~2f도는 본 발명에 따른 반도체 소자의 커패시터 제조공정 단면도이다.
본 발명에 따른 커패시터 제조방법은 먼저 제2 a도에 도시된 바와 같이, 기판상에 게이트 절연막(12)과 상기 게이트 절연막(12)상에 게이트 전극(13)을 각각 형성한다.
이어서, 상기 게이트 전극(3)양측의 반도체 기판(11)에 불순물 이온을 주입하여 불순물 영역(11a)을 형성하여 트랜지스터를 이루는 반도체 기판(11)을 준비한다.
그 다음, 상기 게이트 전극(13) 및 게이트 절연막(12)측면을 포함한 반도체 기판(11)의 노출된 표면에 절연물질을 증착하여 제1 절연막(14)을 형성하고, 상기 제1 절연막(14)을 노광 및 현상공정에 의해 선택적으로 제거하여 상기 불순물영역(11a)이 노출되도록 콘택홀(14a)을 형성한다.
이어서 제2 b도에 도시된 바와 같이, 상기 콘택홀(14a)을 포함한 상기 제1 절연막(14)위에 다결정 실리콘을 증착하여 제1 도전층(15)을 형성한다.
그 다음, 제1 도전층(15)이 형성된 기판(11)을 대기중에 노출시키지 않은 상태, 즉, 진공상태에서 다결정 실리콘의 P농도를 PH3가스에 의해 조절하면서 상기 제1 도전층(15)위에 텅스텐 실리사이드막(16)을 증착한다.
이어서, 제2 c도에 도시된 바와 같이, 상기 기판을 대기중에 노출시켜 상기 텅스텐 실리사이드막(16)의 표면을 산화처리하여 텅스텐 실리사이드막(16a)을 형성한다.
이 때, 산화처리된 상기 텅스텐 실리사이드막(W-P-Si)(16a)은 상기 텅스텐 실리사이드(WSix)에 불균일하게 성장하여 그 자체가 매우 심한 거친(roughness)면을 갖게 된다.
그 다음, U세 + HF용액에 상기 텅스텐 실리사이드막(16a) 표면을 담궈 도핑된 P농도의 예상치만큼 상기 텅스텐 실리사이드막(16a) 표면을 거친 반구형 또는 원추형으로 형성한다.
이어서, 제2d도에 도시된 바와 같이, SF6와 N2가스를 이용하여 상기 텅스텐 실리사이드막(16a)을 포함한 상기 제1 도전층(15)이 일부분을 에치백한다.
그 다음, 제2e도에 도시된 바와 같이, 상기 텅스텐 실리사이드막(16a)을 포함한 상기 제1 도전층(15)의 노출된 표면에 질화물을 증착하고, 상기 질화물층을 산화처리하여 제2 절연막(17)을 형성한다.
이어서, 제2f도에 도시된 바와 같이, 도면에는 도시되지 않았지만, 제2 절연막(17)위에 다결정 실리콘을 증착하고, 사진석판술 및 식각공정에 의해 상기 다결정 실리콘층(미도시)을 포함한 상기 제2 절연막(17)과 상기 제1 도전층(15)을 선택적으로 제거하여 커패시터 플레이트 전극(18)과 커패시터 유전체막(17a) 및 스토리지 노드전극(15a)을 각각 형성한다.
상기에서와 같이 본 발명에 따른 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명에 따른 반도체 소자의 커패시터 제조방법에 있어서는 커패시터 형성시에 종래와 같이 삼차원 구조가 아닌 평면구조로 사용하면서 스로티리노드의 표면을 반구형으로 형성하여 스토리지 노드의 표면적을 증가시킬 수 있으므로 커패시터의 용량을 증가시킬 수 있다.
둘째, 본 발명에 따른 커패시터 제조방법에 있어서는 종래와 같은 3번 이상의 마스크 공정이 필요없어 공정을 단순화할 수 있으므로 공정시간의 감소는 물론 제품수율을 향상시킬 수 있다.
Claims (11)
- 게이트 절연막과 게이트 전극 및 불순물 영역이 각각 형성된 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 제1 절연막을 증착하는 단계, 상기 반도체 기판이 노출되도록 상기 제1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 상기 제1 절연막위에 제1 도전층을 증착하고, 진공상태에서 상기 제1 도전층상에 금속실리사이드막을 증착하는 단계, 상기 금속실리사이드막을 대기중에 노출시켜 표면산화를 통해 표면을 울퉁불퉁하게 형성하는 단계, 상기 금속실리사이드막과 상기 제1 도전층을 에치백하는 단계, 상기 금속실리사이드막과 상기 제1 도전층의 노출된 표면위에 제2 절연막을 증착하여 산화처리하는 단계, 상기 산화처리된 제2 절연막위에 제2 도전층을 형성하고, 상기 제2 도전층과 제2 절연막 및 제1 도전층을 선택적으로 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서 상기 제1 도전층은 다결정 실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 금속실리사이드막은 텅스텐 실리사이드막(WSi2)을 사용하는 것을특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 금속실리사이드막의 표면처리는 U세 + HF용액에 기판을 담그는 것에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 금속실리사이드막은 SF6와 N2가스를 이용하여 에치백하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 금속실리사이드막과 제1도전층 제거시에 상기 금속실리사이드막을 울퉁불퉁한 부분만 남도록 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 절연막을 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 도전층은 도프트(doped)다결정 실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 도전층은 스토리지 노드전극을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 절연막은 커패시터 유전체막으로 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 도전층은 커패시터의 플레이트 전극으로 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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