KR960013507B1 - Sram의 제조방법 - Google Patents
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Abstract
내용 없음.
Description
제1도는 종래의 SRAM의 제조방법을 나타내는 단면도이고,
제2도는 본 발명에 의한 SRAM의 제조방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자분리 산화막 2 : 소오스(N+또는 P+) 또는 드레인
3 : 매입된 소오스 4 : 게이트 폴리
5 : 규소 산화막 6 : 플레이트 폴리
7 : LTO층 8 : 게이트 산화막
9 : 측벽 LTO 10 : 절연층간 산화막
11 : 금속 12 : 게이트 채널영역
본 발명은 반도체 SRAM(static random acess memory)의 제조방법에 관한 것이다. 더욱 상세히 설명하면 게이트 채널길이의 조절이 자유로운 SRAM의 제조방법에 관한 것이다.
SRAM에서 CMOS에 의한 메모리방식은 비동작시의 소비전력이 특히 높은 특징을 가지며 보다 낮은 코스트의 SRAM 으로서 메모리셀의 구조에서 고저항의 폴리 si를 부하저항으로서 이용하고 이셀의 상부에 2층으로 배선이 형성된 제품이 널리 사용되고 있다.
종래의 SRAM의 제조에 있어서는 제1도에 나타낸 바와 같이 반도체 기판상에 게이트 산화막을 성장시킨 후 게이트 폴리층과 규화물층을 증착시켜 게이트를 형성시키고 소오스(source)와 드레인(drain)은 이온 주입하고 절연체간 산화막을 증착시킨 후 접촉공정을 거쳐 금속을 증착시키는 방법으로 이루어진다.
그러나 상기와 같이 SRAM을 제조할 경우 극히 미세한 게이트 채널의 길이를 형성시키는데 포토공정의 해상(resolution)능력에 따라 영향을 받는 등 많은 어려움이 수반되었고, 특히 기억소자의 고집적화에는 많은 문제점이 있었다.
따라서 본 발명의 목적은 상기한 문제점을 해결하고 반도체의 게이트 채널의 길이를 자유롭게 조절할 수 있는 SRAM의 제조방법을 제공하는데 있다.
이하 본 발명에 따른 SRAM의 제조방법을 제2도를 참조하여 상세히 설명하다.
제2도(A) 내지 (C)는 본 발명에 따른 SRAM의 제조방법을 단계적으로 나타낸 단면도이다.
통상의 반도체 기판상에 활성영역을 형성시키고 매입된 소오스 또는 드레인(3)의 이온주입을 위해 포토마스크공정을 진행한 후 소오스(N+또는 P+) 또는 드레인(N+또는 P+)를 통상의 방법에 의해 이온주입한다. 이온주입을 마친후 포토레지스트를 제거하고 현상 다결정(in-situpoly)층(6)을 증착하고 계속해서 LTO층(7)을 증착하여 포토마스크공정을 행하고 다결정층을 에칭하여 제2도(A)와 같은 배선을 얻는다. 계속해서 상기한 배선위에 게이트 산화막(8)을 성장시킨 후 현상 다결정층(4)을 증착하고, 게이트 마스크공정 및 에칭공정을 행한다. 여기에 LTO층을 다시 증착한 후 에칭을 행하여 측벽 LTO(side wall LTO)(9)층이 형성된 제2도(B)와 같은 배선을 얻는다.
계속해서 드레인 또는 소오스의 마스크공정을 행한 후 N+또는 P+드레인 또는 소오스의 이온주입을 행하고 절연층간 산화막(inter dielectric oxide)(10)를 증착한다. 이어서 통상적인 접촉(contact)공정을 행하고 금속을 증착(11)한 후 에칭하여 제2도(C)와 같이 배선을 완성한다.
상기한 본 발명에 따른 SRAM의 제조는 게이트 채널의 길이 조절이 자유로운 장점이 있으며 이에 따라 게이트 채널의 길이가 0.2 내지 0.3㎛인 고집적회로의 제조를 가능하게 한다. 또한 본 발명은 게이트 채널의 길이를 포토공정시의 해상도에 무관하게제작할 수 있는 효과가 있다.
Claims (1)
- 통상의 반도체 기판상에 활성영역을 형성하고 포토마스크공정을 진행한 후 매입된 N+또는 P+의 소오스 또는 드레인을 이온주입하고 포토레지스트를 제거하고, 계속해서 현상다결정층 및 LTO층을 증착하고 포토마스크공정을 행한 후 다결정층을 에칭하고, 여기에 LTO층을 다시 증착한 후 에칭을 행하여 측벽 LTO층을 형성하고, 계속해서 드레인 또는 소오스의 마스크공정을 행한 후 N+또는 P+드레인 또는 소오스의 이온주입을 행하고 절연층간 산화막을 증착하고, 통상적인 접촉공정을 행하고, 금속을 증착한 후 에칭하여 배선을 형성시키는 것을 특징으로 하는 반도체의 SRAM의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880007987A KR960013507B1 (ko) | 1988-06-30 | 1988-06-30 | Sram의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880007987A KR960013507B1 (ko) | 1988-06-30 | 1988-06-30 | Sram의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900001024A KR900001024A (ko) | 1990-01-31 |
| KR960013507B1 true KR960013507B1 (ko) | 1996-10-05 |
Family
ID=19275681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880007987A KR960013507B1 (ko) | 1988-06-30 | 1988-06-30 | Sram의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013507B1 (ko) |
-
1988
- 1988-06-30 KR KR1019880007987A patent/KR960013507B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001024A (ko) | 1990-01-31 |
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