KR0123842B1 - 반도체 집적회로의 분리영역 제조방법 - Google Patents
반도체 집적회로의 분리영역 제조방법Info
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Abstract
본 발명은 반도체 집적회로의 분리영역 제조방법에 관한 것으로, 특히, 분리영역을 형성할 경우, 종래의 로코스(LOCOS)방법과 트렌치 방법을 응용한 새로운 공정기술을 이용하여 단차나 누설전류 문제를 해결하므로서, 기존의 로코스 분리영역 형성시 단차로 인해 후속 공정에서 발생될 수 있는 패턴형성 불량 등의 어려움을 최소화시킬 수 있고, 또한 상대적으로 버즈비크를 줄여 트랜지스터의 내로우(Narrow)효과 등을 감소시킬 수 있을 뿐만 아니라, 트렌치를 이용할 경우 발생되는 활성영역간의 누설전류를 방지하여, 소자의 신뢰성을 높여 고가의 제품 생산에 기여할 수 있는 반도체 집적회로의 분리영역 소자의 제조방법이다.
Description
제1도 내지 제4도는 본 발명의 반도체 집적회로의 분리영역 제조방법에 따른 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2,7,8,8' : 절연막
3 : 실리콘 질화막 4 : 감광막
6 : 스패이서 실리콘 질화막 7 : 필드 산화막
9 : 게이트 산화막 10 : 게이트 전극선
11 : 스패이서 산화막 12 : 활성영역
본 발명은 반도체 집적회로의 분리영역 제조방법에 관한 것으로, 특히, 종래의 로코스(LOCOS)방법과 트렌치 방법을 응용한 새로운 공정기술을 이용하여 단차와 누설전류를 줄여 소자의 신뢰성을 확보하면서 단차를 줄여 후속공정을 용이하게 할 수 있는 반도체 집적회로의 분리영역 제조방법에 관한 것이다.
반도체 소자의 집적화와 관련해 중요한 요인이 많지만, 이들 중 활성영역 사이를 분리시키는 분리영역 형성공정은 가장 기본적이면서도 후속공정과의 밀접성을 감안할 때, 반도체 집적회로 제조과정중 아주 중요한 공정이다.
종래의 반도체 분리영역 형성방법으로는 현재 가장 많이 사용되고 있는 방법으로 로코스 방법이 있고, 그 외에 트렌치 방법 등이 있다.
그러나, 순수한 로코스 방법은 고집적화 되면서 버즈비크(Bird's Beak)에 의한 활성영역의 감소와 단차로 인해 워드선 및 게이트 전극 등의 후속공정의 어려움을 초래하고 있고, 트렌치를 이용하는 방법은 단차로 인한 문제점은 해결할 수 있으나, 다량의 누설전류로 인해 소자의 신뢰성에 나쁜 영향을 미치게 되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해, 종래의 로코스 방법과 트렌치 방법을 응용한 새로운 공정기술을 이용하여 단차와 버즈비크를 줄이고, 또한 누설전류를 줄여 소자의 신뢰성도 확보하면서 단차를 줄여 후속공정을 용이하게 할 수 있는 반도체 집적회로의 분리영역 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 집적회로의 분리영역 제조방법은 엔웰(N- Well) 또는 피웰(P-Well)이 형성된 반도체 기판위에 열팽창계수차에 의한 기판의 휨을 방지하기 위하여 일정두께로 제1산화막을 형성하고, 그 위에 일정두께로 실리콘 질화막을 성장시킨 다음. 이를 선택적으로 식각하기 위해 감광막을 현상하는 제1단계와 ; 노출된 질화막, 산화막과 기판을 연속적으로 건식식각하고, 감광막을 제거한 다음, 제2산화막을 성장시키고, 일정두꼐로 실리콘 질화막을 증착해 이를 비등방성으로 식각해 스패이서 실리콘 질화막을 형성하되, 스패이서 실리콘 질화막 형성시 식각비를 이용해서 제2산화막도 선택식각되도록 하는 제2단계와 ; 일정두께로 필드 산화막 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막을 증착하는 제3단계와 ; 제3산화막을 전면식각해서 필드 산화막위에만 남도록 한 다음, 공지의 기술을 이용해서 엘디디(LDD)구조를 갖는 모스펫(MOSFET)공정을 실시하는 제4단계로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.
제1도는 엔웰(N-Well)(또는 피웰(P-Well))이 형성된 반도체 기판(1)위에 열팽창계수차에 의한 기판(1)의 휨을 방지하기 위하여 100~300Å 정도로 제1산화막(2)을 형성하고, 그 위에 1500~3000Å 두께로 실리콘 질화막(3)을 성장시킨 다음, 이를 선택적으로 식각하기 위해 감광막(4)을 현상한 직후의 단면도이다.
제2도는 상기 제1도의 상태에서 노출된 질화막(3), 산화막(2)과 기판(1)을 연속적으로 건식식각하고, 감광막(4)을 제거한 다음, 제2산화막(5)을 성장시키고, 일정두께로 실리콘 질화막을 증착해 이를 비등방성으로 식각해서 스패이서 실리콘 질화막(6)을 형성한 상태의 단면도이다.
여기서 스패이서 실리콘 질화막(6) 형성시 식각비를 이용해서 제2산화막(5)도 선택식각 되도록 한다.
제3도는 제2도의 상태에서 일정두께로 필드 산화막(7) 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막(3,6)을 식각한 다음, 제3산화막(8)을 증착한 상태의 단면도이다.
제4도는 제3산화막(8)을 전면식각해서 필드산화막(7)위에만 남도록 한 다음, 공지의 기술을 이용해서 엘디디(LDD) 구조를 갖는 모스펫(MOSFET)공정을 실시한 상태의 단면도이다.
이상에서와 같은 본 발명에 따른 방법으로 분리영역을 형성할 경우, 앞에서 언급한 단차나 누설전류 문제를 해결함으로써, 기존의 로코스 분리영역 형성시 단차로 인해 후속 공정에서 발생될 수 있는 패턴형성 불량 등의 어려움을 최소화시킬 수 있고, 또한 상대적으로 버즈비크를 줄여 트랜지스터의 내로우(Narrow)효과 등을 감소시킬 수 있을 뿐만 아니라, 트렌치를 이용할 경우 발생되는 활성영역간의 누설전류를 방지하여, 소자의 신뢰성을 높여 고가의 제품 생산에 기여할 수 있는 효과가 있다.
Claims (2)
- 반도체 집적회로의 분리영역 제조방법에 있어서, 엔웰(N-Well) 또는 피웰(P-Well)이 형성된 반도체 기판위에 열팽창계수차에 의한 기판의 휨을 방지하기 위하여 일정두께로 제1산화막을 형성하고, 그 위에 일정두께로 실리콘 질화막을 성장시킨 다음, 이를 선택적으로 식각하기 위해 감광막을 현상하는 제1단계와 ; 노출된 질화막, 산화막과 기판을 연속적으로 건식식각하고, 감광막을 제거한 다음, 제2산화막을 성장시키고, 일정두께로 실리콘 질화막을 증착해 이를 비등방성으로 식각해 스패이서 실리콘 질화막을 형성하되, 스패이서 실리콘 질화막 형성시 식각비를 이용해서 제2산화막도 선택식각하도록 하는 제2단계와 ; 일정두께로 필드 산화막 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막을 증착하는 제3단계와 ; 제3산화막(8)을 전면식각해서 필드 산화막 위에만 남도록 한 다음, 공지의 기술을 이용해서 엘디디(LDD)구조를 갖는 모스펫(MOSFET)공정을 실시하는 제4단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 분리영역 제조방법.
- 제1항에 있어서, 상기 제3산화막을 대신해서 불순물이 첨가된 절연막을 증착하고, 평탄화 공정을 행하는 것을 특징으로 하는 반도체 집적회로의 분리영역 소자의 제조방법.
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