KR100439106B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트 전극 측벽에 절연막 스페이서를 형성하기 위한 식각공정시 소자분리 산화막의 버즈빅 부분에 다결정실리콘층 또는 Ta2O5를 선택적으로 형성하여 상기 소자분리 산화막에 발생된 손상을 제거함으로써 상기 게이트 전극 측벽에 형성된 절연막 스페이서의 가장자리를 따라서 발생하는 누설전류를 억제하여 리프레쉬 특성을 개선하고, 접합의 항복전압을 증가시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트 전극의 양측벽에 스페이서를 형성하기 위한 식각공정시 소자분리 산화막의 버즈빅 부분이 식각되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광장치의 렌즈 구경(numerical aperture : NA, 개구수) 에 반비례한다.
[ R = k * λ / NA , R = 해상도, λ = 광원의 파장, NA = 개구수 ]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365 ㎚ 인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5 ㎛ 정도가 한계이다. 그리고, 0.5 ㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet, DUV), 예를 들어 파장이 248 ㎚ 인 KrF 레이저나 193 ㎚ 인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL 이라 함)방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass : SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resister : 이하 TLR 이라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주요 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lensdistortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래의 기술에 따른 반도체소자의 제조방법에 대해 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리막(13)을 형성하고, 노출된 반도체기판(11)의 상부에 게이트 산화막(도시안됨)과 다결정실리콘층을 적층한 다음, 패턴닝 공정으로 상기 다결정실리콘층과 게이트 산화막을 식각하여 게이트 전극(15)을 형성한다.
다음, 상기 게이트 전극(15)의 양측의 반도체기판(11)에 소오스/드레인(17)을 형성한다. 여기서, 상기 소오스/드레인(17)을 엘.디.디.(lightly doped drain, 이하 LDD 라함)구조로 형성할 수도 있으며, 이를 위해서는 게이트 전극(17) 패터닝후 저농도 불순물을 주입하면 된다. (도 1a참조)
그 다음, 상기 게이트 전극(15)의 양측벽에 스페이서(21)를 형성한다. (도 1b참조)
그리고, 상기 소오스/드레인(17) 영역에 주입된 이온이 활성화되도록 열처리공정을 실시한다. (도 1c참조)
그러나, 상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 게이트 전극의 양측벽에 스페이서를 형성하기 위한 식각공정시 과도식각으로 인하여 소자분리 영역과 활성영역 사이에 존재하는 소자분리 산화막의 버즈빅 부분이 식각되어 ⓐ부분과 같이 되면 밴드 벤딩(band bending)의 파괴에 의한 점결함(point defect)나 빈자리(vacancy)와 같은 결함이 발생되고, 소오스/드레인 영역을 형성한 다음에 실시하는 열공정시 상기 소오스/드레인 영역에 주입된 이온이 ⓑ 부분과 같이 확산되는데, 상기 소자분리 산화막의 버즈빅 부분에 발생된 손상에 의하여 게이트 전극 측벽의 스페이서의 가장자리를 따라 선결함(dislocation)이 발생하여 접합의 항복전압이 낮아지고, DRAM에서 가장 중요한 리프레쉬(refresh) 특성을 저하시키며 소자의 트랜지스터 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 전극 측벽에 스페이서를 형성하는 식각공정시 소자분리 산화막의 버즈빅 부분이 식각되는 것을 방지하기 위하여 다결정실리콘층을 선택적으로 형성하여 누설전류가 발생하는 것을 방지하여 소자의 리프레쉬 특성을 향상시키고, 그에 따른 소자의 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 12 : 반도체기판 13, 14 : 소자분리 산화막
15 : 게이트 전극 16 : 제1다결정실리콘층
18, 21 : 스페이서 17, 20 : 소오스/드레인
22 : 제2다결정실리콘층 또는 Ta2O5
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 소자분리 산화막을 형성하고, 상기 소자분리 산화막 상부 및 활성영역 상부에 게이트 전극을 형성하는 공정과,
상기 게이트 전극 양측 반도체기판의 소오스/드레인 영역에 LDD 이온을 주입하는 공정과,
상기 게이트 전극의 양측벽에 스페이서를 형성하는 공정과,
상기 스페이서를 형성하는 공정시 손상된 소자분리 산화막의 버즈빅 부분은 선택적 성장방법으로 도전체를 형성하여 보상하는 공정과,
상기 소오스/드레인 영역에 고농도 이온을 주입하고 열처리하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(12)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(12)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(14)을 형성하고, 전표면에 게이트 산화막(도시안됨)을 형성한 다음, 전면에 제1다결정실리콘층(16)을 형성한다. (도 2a참조)
다음, 게이트 전극용 마스크를 이용하여 상기 제1다결정실리콘층(16)을 식각하여 게이트 전극 패턴을 형성한다.
그 다음, 상기 게이트 전극 패턴 양측의 반도체기판(12)에 소오스/드레인(20)을 형성한다. 여기서, 상기 소오스/드레인(20)은 LDD 이온을 인으로 사용하여 30 ∼ 40keV의 이온에너지로 블랭켓(blanket)방법을 사용하여 주입한다.
다음, 상기 제1다결정실리콘층(16)의 상부에 절연막을 형성하고, 전면식각방법으로 건식식각하여 제1다결정실리콘층(16)의 측벽에 스페이서(18)를 형성한다. 이때, 상기 스페이서(18)를 형성하는 물질은 고온산화막(high temperature oxide, 이하 HTO 라함), 중온산화막(middle temperature oxide, 이하 MTO 라함) 또는 저온산화막(low temperature oxide, 이하 LTO 라함)를 사용하여 화학기상증착(chemical vapor deposition, 이하 CVD 라함)방법으로 형성한다.
그리고, 상기 전면식각공정시 상기 소자분리 산화막(14)의 버즈빅 부분에 발생한 손상을 제거하기 위하여 ⓒ 부분에 제2다결정실리콘층 또는 Ta2O5(22)를 선택적 성장방법으로 형성한다. 이때, 상기 다결정실리콘층 또는 Ta2O5(22)는 50 ∼ 200Å의 두께로 형성한다. (도 2c참조)
다음, 상기 소오스/드레인(20)에 고농도 이온을 30 ∼ 40keV의 이온에너지로 주입하고, 열처리공정을 실시한다. (도 2d참조)
본 발명에 따른 반도체소자의 제조방법은, 게이트 전극 측벽에 절연막 스페이서를 형성하기 위한 식각공정시 소자분리 산화막의 버즈빅 부분에 다결정실리콘층 또는 Ta2O5를 선택적 성장방법으로 형성하여 상기 소자분리 산화막에 발생된 손상을 제거함으로써 상기 게이트 전극 측벽에 형성된 절연막 스페이서의 가장자리를 따라서 발생하는 누설전류를 억제하여 리프레쉬 특성을 개선하고, 접합의 항복전압을 증가시켜 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 반도체기판 상부에 소자분리 산화막을 형성하고, 상기 소자분리 산화막 상부 및 활성영역 상부에 게이트 전극을 형성하는 공정과,상기 게이트 전극 양측 반도체기판의 소오스/드레인 영역에 LDD 이온을 주입하는 공정과,상기 게이트 전극의 양측벽에 스페이서를 형성하는 공정과,상기 스페이서를 형성하는 공정시 손상된 소자분리 산화막의 버즈빅 부분은 선택적 성장방법으로 도전체를 형성하여 보상하는 공정과,상기 소오스/드레인 영역에 고농도 이온을 주입하고 열처리하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 MTO, LTO 또는 HTO 로 CVD 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 LDD 이온은 인을 사용하여 블랭켓방법으로 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 LDD 이온은 30 ∼ 40keV의 이온에너지로 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 도전체는 다결정실리콘층 또는 Ta2O5막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 5 항에 있어서,상기 다결정실리콘층 또는 Ta2O5는 50 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역에 주입하는 고농도 이온은 30 ∼ 40keV의 이온에너지로 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
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