KR960002771B1 - 반도체 집적회로의 분리영역 제조 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 집적회로의 분리영역 제조 방법

제1도는 본 발명에 따른 분리영역 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2,6,8 : 장벽산화막

3,7,10 : 실리콘질화막 4,9 : 감광막

5 : 희생산화막 10' : 스페이서 실리콘질화막

11 : 필드산화막 12 : 활성영역

본 발명은 활성영역 사이를 분리시키는 반도체 집적회로의 분리영역 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 집적화와 관련해 중요한 요인이 많이 있지만, 이들 중 활성영역 사이를 분리시키는 분리영역 형성공정은 가장 기본적이면서도 후속공정과의 밀접성을 감안할 때, 반도체 집적회로 제조공정중에서 상당히 중요한 비중을 차지하고 있다.

종래의 분리영역 형성 항법은 주로 LOCOS(Local Oxidation Of Silicon) 방법과 트렌치(trench) 방법을 사용하여 왔다.

그러나 상기 종래의 분리영역 형성 방법중 순수한 LOCOS 방법은 고집적화 되면서 새부리(Bird's Beak)에 의한 활성영역의 감소와 단차로 인해 워드선 및 게이트 전극 등의 후속공정의 어려움을 초래하고 있고 트렌치를 이용하는 방법은 단차로 인한 문제점을 해결할 수 있으나, 다량의 누설전류로 인해 소자의 신뢰성에 나쁜 영향을 미치는 문제점을 야기시켜 왔다.

따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 단차와 새부리 형태를 줄이고, 또한 누설전류를 감소시켜 소자의 신뢰도를 확보할 수 있는 반도체 집적회로의 분리영역 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1장벽산화막, 제1실리콘질화막을 차례로 형성하고 상기 제1실리콘질화막 상에 감광막을 현상한 다음에 노출된 상기 제1실리콘질화막을 식각하고 상기 감광막을 제거한 후에 희생산화막(5)을 형성하는 제1단계, 상기 제1단계 후에 상기 제1실리콘질화막, 희생산화막을 차례로 식각하고 제2장벽산화막, 제2실리콘질화막, 제3장벽산화막을 차례로 증착한 다음에 상기 제3장벽산화막상에 감광막 패턴을 현상하는 제2단계, 상기 제2단계 후에 노출된 상기 제3장벽산화막과 제2실리콘질화막을 차례로 식각하고 감광막을 제거한 후에 제3실리콘질화막을 증착하는 제3단계, 상기 제3단계 후에 상기 제3실리콘질화막을 식각하여 스폐이서 실리콘질화막을 형성하는 제4단계, 및 상기 제4단계 후에 상기 제2 및 제3장벽산화막을 제거하고 필드산화막을 형성한 후에 상기 제2실리콘질화막과 제2장력산화막을 제거하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제1도를 통하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 1은 반도체기판, 2,6,8은 장벽산화막, 3,7,10은 실리콘질화막, 4,9는 감광막, 5는 희생산화막, 10'는 스페이서 실리콘질화막, 11은 필드산화막, 12는 활성영역을 각각 나타낸다.

제1a도는 N-웰(Well)이 형성된 반도체 기판(1) 위에 제1장벽산화막(2)을 형성하고, 그 위에 일정 두께의 제1실리콘질화막(3)을 성장시키梁음, 이를 부분 식각하기 위해 감광막(4)을 현상한 직후의 단면도이다.

제1b도는 상기 노출된 제1실리콘질화막(3)을 건식으로 부분식각하고, 감광막(4)을 제거한 후, 일정 두께의 희생산화막(5)을 형성한 상태의 단면도로, 종래의 방법과 동일하게 LOCOS 방식에 의한 분리영역을 형성한 단면도이다.

제1c도는 상기 제1실리콘질화막(3)을 제거하고, 이어서 희생산화막(5)을 습식으로 식각한 상태에서 제1도(a)와 마찬가지로 일정두께의 제2장벽산화막(6), 제2실리콘질화막(7), 제3장벽산화막(8)을 차례로 증착한 다음, 이들을 부분식각하기 위해 마스크를 이용해 감광막(9)을 현상한 단면도이다.

제1d도는 노출된 상기 제3장벽산화막(8)과 제2실리콘질화막(7)을 차례로 부분식각하고 감광막(9)을 제거한 상태의 단면도이다. 이때 식각 선택비를 이용하여 상기 제6장벽산화막(6)은 식각되지 않도록 한 상태의 단면도이다.

제1e도는 일정두께의 제3실리콘질화막(10)을 재증착한 상태의 단면도로, 여기서 제3실리콘질화막(10)은 제1도(d)에서 형성한 단차를 이용해 스페이서 형태의 실리콘질화막을 남기기 위한 것이다.

제1f도는 비등방성 식각으로 상기 제3실리콘질화막(10)을 식각해 스페이서 실리콘질화막(10')을 형성하고, 제2 및 제3장벽산화막(6,8)을 제거한 상태의 단면도이다. 이때 분리영역이 형성될 부분에는 제3실리콘질화막(10)을 과도식각 (overetching)하여 잔류물이 남아 있지 않도록하며, 이 과도식각시 상기 제3장벽산화막(8)이 장벽 역할을 하여 제2실리콘질화막(7)을 보호하게 된다.

제1g도는 산화공정을 이용, 일정두께의 필드산화막(11)을 형성한 상태의 단면을 도시한 것이다.

제1h도는 상기 제2실리콘질화막(7)과 제2장벽산화막(6)을 제거하여 필드산화막(11)을 이용한 분리영역을 형성하고, N형(또는 P형) 불순물 이온주입을 통해 활성영역(12)을 형성해 본 발명에 의한 제조공정이 완료된 상태의 단면도이다.

상기와 같이 이루어지는 본 발명의 분리영역 형성은, 상기 종래의 문제점인 단차나 누설전류 문제를 해결함으로서, 기존의 LOCOS 분리영역 형성시 단자로 인해 후속 공정에서 발생될 수 있는 패턴형성의 불량 등의 어려움을 최소화시킬 수 있고, 또한 상대적으로 새부리(Bird's Beak) 형태를 줄여 트랜지스터의 소폭 채널 효과(narrow channel effect)를 해소할 수 있을 뿐만아니라, 트렌치를 이용한 경우 발생되는 활성영역간의 누설전류를 방지하여, 소자의 신뢰성을 높여 고가의 제품 생산에 기여할 수 있는 효과가 있다.

Claims (2)

1. 반도체 집적회로의 분리영역 제조 방법에 있어서, 반도체 기판(1)상에 제1장벽산화막(2), 제1실리콘질화막(3)을 차례로 형성하고 상기 제1실리콘질화막(3)상에 감광막(4)을 현상한 다음에 노출된 상기 제1실리콘질화막(3)을 식각하고 상기 감광막(4)을 제거한 후에 희생산화막(5)을 형성하는 제1단계, 상기 제1단계 후에 상기 제1실리콘질화막(3), 희생산화막(5)을 차례로 식각하고 제2장벽산화막(6), 제2실리콘질화막(7), 제3장벽산화막(8)을 차례로 증착한 다음에 상기 제3장벽산화막(8)상에 감광막(9) 패턴을 현상하는 제2단계, 상기 제2단계 후에 노출된 상기 제3장벽산화막(8)과 제2실리콘질화막(7)을 차례로 식각하고 감광막(9)을 제거한 후에 제3실리콘질화막(10)을 증착하는 제3단계, 상기 제3단계 후에 상기 제3실리콘질화막(10)을 식각하여 스페이서 실리콘질화막(10')을 형성하는 제4단계, 및 상기 제4단계 후에 상기 제2 및 제3장벽산화막(6,8)을 제거하고 필드산화막(11)을 형성한 후에 상기 제2실리콘질화막(7)과 제2장벽산화막(6)을 제거하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로의 분리영역 제조 방법.
2. 제1항에 있어서, 상기 제3단계의 제2실리콘질화막(7)의 식각은 상기 제6장벽산화막(6)이 식각되지 않도록 식각비를 선택하는 것을 특징으로 하는 반도체 집적회로의 분리영역 제조 방법.