JPH0389532A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置を製造する方法に関するも
のである。

（従来の技術） 半導体集積回路装置における素子分離としては、酸化膜
分離が最も一般的に用いられている。酸化膜分離は別名
ＬＯＧＯ５′ｆ５とも呼ばれている。Ｌｏｃｏｓ法では
１回路が微細化されるにともなって分離領域が狭くなる
ことにより１分離耐圧が低下する。また、バーズビーク
が発生することにより、素子形成領域が狭くなるなどの
欠点がある。

そこで、ＬＯＣＯ８法を改良した改良型ＬＯＣＯ８法が
行なわれ、バースビークの低減が図られている。

さらに素子分離領域の幅を狭める方法としては。

基板にＲＩＥ法などにより溝を掘り、その溝を絶縁物で
充填する方法も行なわれている。

これらの素子分離方法は、いずれも素子形成領域の横方
向を分離するだけであり、素子形成領域を深さ方向に分
離するものではない。

素子形成領域を互いに絶縁物で完全に分離し、高い分離
耐圧と相互干渉のない分離を実現する方法として誘電体
分離法がある。

（発明が解決しようとする課題） ａｌｔ電体分離法では、厚い多結晶シリコン膜を堆積し
、シリコン基板の大半を研磨除去するという工程が必要
であり、製造方法が複雑で、特殊な工程が必要であると
いう欠点がある。

そこで、本発明は素子間の分離耐圧を高めるために、素
子形成領域を島状又は島状に近い状態に誘電体で分離す
る方法を簡単な工程により実現することを目的とするも
のである。

（課題を解決するための手段） 本発明の方法は、以下の工程（Ａ）から（Ｄ）を含む。

（Ａ）高濃度不純物導入層上に低濃度不純物導入層をも
つシリコン基板を形成する工程、（Ｂ）低濃度不純物導
入層から高濃度不純物導入層に達する溝を形成する工程
。

（Ｃ）酸化膜が低濃度不純物導入層の下面の少なくとも
一部を被うまで酸化する工程、 （Ｄ）低濃度不純物導入層表面を露出させる工程。

（作用） 低濃度不純物導入層から高濃度不純物導入層に到達する
溝を形威し、酸化を行なうと、酸化は高濃度不純物導入
層の方が低濃度不純物導入層よりも速く進むので、高濃
度不純物導入層では素子形成領域となる低濃度不純物導
入層の領域の下側まで酸化が進み、最終的に高濃度不純
物導入層が全て酸化されると、素子形成領域は清の壁面
に形成される酸化膜と高濃度不純物導入層が酸化されて
得られる酸化膜によって島状に誘電体分離されろ。

仮りに、素子形成領域の下面の全てが酸化膜で被われて
いなくても、従来の側方だけが誘電体で四まれでいる素
子分離に比べて分離特性が優れる。

（実施例） 第１図は一実施例を表わす。

（Ａ）　低抵抗（２〜５Ω・ｃｍ）のシリコンウェハ２
で、素子を形成する側の表面に不純物を高濃度に導入す
る。不純物としてはＰ、Ｂ、Ａｓ、Ｓｂなどを用いる。

不純物の導入は例えばイオン注入法により行なう。イオ
ン注入条件は１例えば。

加速エネルギーが５０ＫｅＶであり、注入量は５Ｘ　１
０１５／　ｃ　ｍ２である。４は不純物が高濃度に導入
された領域を表わしている。

（Ｂ）高濃度不純物導入領域４上にエピタキシャル成長
性により低濃度（高抵抗）のシリコン層６を形成する。

このときのエピタキシャル条件は、例えば反応ガスとし
て５ｉＣＱ４を５００ｓｅｃｍ（標準ＣＣｌ分）、Ｎ２
を１０１０００ｓｅ流し、温度が１２００℃である。

（Ｃ）エピタキシャル層６上にレジストを塗布し、写真
製版により素子分離領域に開口をもつレジストパターン
を形成する。開口は素子形成領域を取り囲む状態に形成
する。そのレジストパターンをマスクにして素子分離領
域のシリコンをエツチングし、エピタキシャル層６から
高濃度不純物導入層４に到達する溝８を形成する。この
ときのエツチング条件は、例えばＮ２を４００ｓｅｃｍ
、５ｉｃＩ２４を５００ｓｅｃｍ、ＮＦ、を２０　ｓ　
ｅ　ｃｍ流し、ガス圧力をＩ　Ｑ　ｍＴｏｒｒ、電力を
２．８　ＫＷとしたプラズマエツチングである。

その後レジストを除去する。

（Ｄ）このウェハを６００−１２００℃の酸化条件で酸
化する。具体的な酸化条件の一例は、Ｎ２が２０Ｑ１分
、０２が５悲／分、Ｎ２が１０氾／分であり、温度が８
５０℃である。

酸化は低濃度不純物導入Ｍ６におけるよりも高濃度不純
物導入層４における方が速く進むため。

酸化膜１０は高濃度不純物導入層４で厚くなるように進
行する。

（Ｅ）溝８の高濃度不純物導入層４での酸化が進み高濃
度不純物導入層４が完全に酸化されると。

素子形成領域１２の完全に酸化膜■０で取り囲まれた状
態となる。

（Ｆ）この状態のウェハを例えば５％ＨＦ液に浸漬し、
ウェハ表面の酸化膜を除去するにれにより素子形成領域
１２の単結晶シリコンの表面が露出する。素子形成領域
１２は側方及び下方がシリコン酸化膜１０で取り囲まれ
て分離された状態となる。

（Ｇ）素子形成領域１２に例えばＭＯＳトランジスタを
形成する。１４はソース、１６はドレイン、工８はゲー
ト酸化膜、２０はゲート電極である。

第２図は第１図の工程（Ｅ）まで進んで素子分離領域工
２がシリコン酸化膜１０で分離された状態から素子形成
領域１２の表面を露出させる他の方法を示したものであ
る。

（Ａ）表面の酸化膜を除去するために、ＨＦ液に浸漬す
るのではなく、表面に例えばＳＯＧ　（スピン・オン・
グラス）を塗布し、ベーキングの後。

エッチバックによって素子形成領域１２の単結晶シリコ
ン表面を露出させる。エッチバック後に表面の凹部には
５ＯＧ２２が残り、ウェハの表面が平坦になる。

素子形成領域１２が十分な厚さをもった状態で素子を形
成してもよいが、例えば第２図（Ｂ）に示されるように
、素子形成領域１２のＨさを薄くしｌＭＯＳトランジス
タのような素子を形成すれば、寄生容量の少ない素子を
形成することができる。

実施例では素子形成領域１２の側方及び下方がシリコン
酸化膜１０で完全に囲まれて分離された状態になってい
るが１例えば工程（Ｄ）の状態で酸化を止め、素子形成
領域１２の表面を露出させて素子を形威したとしても、
従来のＬＯＣＯ８法などの素子分離方法に比べて分離耐
圧やラッチアップ耐圧、ソフトエラー耐圧の高い素子分
離を得ることができる。

第１図（Ｆ）や第２図（Ａ）に示される状態は。

Ｓ　ＯＩ　　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）の状態になっており、三次元素子などの形成に利
用することもできる。

（発明の効果） 本発明では高濃度不純物導入層上に低濃度不純物導入層
をもつシリコン基板を形威し、低濃度不純物導入層から
高濃度不純物導入層に達する溝を形成し、酸化膜が低濃
度不純物導入層の下面の少なくとも一部を被うまで酸化
した後、低濃度不純物導入層表面を露出させて素子を形
成するようにしたので、酸化だけで素子分離をすること
ができ、工程が簡単である。

本発明による素子分離では、素子形成領域の周囲が数千
Å以上のシリコン酸化膜で囲まれるため。

素子間の分離耐圧が高い。また、ＣＭＯ８においてはＮ
ウェルとＰウェルを完全に分離することができるため、
ラッチアップが発生しない。

さらに、高エネルギー粒子が入射することによりシリコ
ン基板中に生成したエレクトロン・ホールのペアーも素
子分離の酸化膜で遮断されて素子形成領域まで達しない
ので、ソフトエラー耐圧も高くなる。

【図面の簡単な説明】

第１図は一実施例を示す工程端面図、第２図は他の実施
例において素子形成領域表面を露出させる工程を示す工
程端面図である。 ２・・・・・・シリコンウェハ、４・・・・・・高濃度
不純物導入層、６・・・・・・低濃度不純物導入層、８
・・・・・・溝、１０・・・・・・シリコン酸化膜、１
２・・・・・・素子形成領域。

Claims (1)

【特許請求の範囲】
1. （１）以下の工程（Ａ）から（Ｄ）を含む半導体装置の
   製造方法。 （Ａ）高濃度不純物導入層上に低濃度不純物導入層をも
   つシリコン基板を形成する工程、 （Ｂ）低濃度不純物導入層から高濃度不純物導入層に達
   する溝を形成する工程、 （Ｃ）酸化膜が低濃度不純物導入層の下面の少なくとも
   一部を被うまで酸化する工程、 （Ｄ）低濃度不純物導入層表面を露出させる工程。