JPH01199447A - 感光性記録材料の処理方法 - Google Patents
感光性記録材料の処理方法Info
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- JPH01199447A JPH01199447A JP63252206A JP25220688A JPH01199447A JP H01199447 A JPH01199447 A JP H01199447A JP 63252206 A JP63252206 A JP 63252206A JP 25220688 A JP25220688 A JP 25220688A JP H01199447 A JPH01199447 A JP H01199447A
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、部分的に処理された、誘導体によってアイソ
レート（分離）された（ＤＩ）ウェハにおいて相補的デ
バイス構造を形成する方法に関し、特に、前記相補的デ
バイス構造の形成が可能な、エツチング及び再成長法に
関する。
レート（分離）された（ＤＩ）ウェハにおいて相補的デ
バイス構造を形成する方法に関し、特に、前記相補的デ
バイス構造の形成が可能な、エツチング及び再成長法に
関する。
［従来技術の説明］
高電圧用集積デバイス構造に関しては、活性領域間のあ
る種のアイソレーション（分離）がデバイスの早期絶縁
破壊を防止するために要求されている。デバイス構造中
に付加的なｐｎ接合を含ませることによって形成される
ジャンクションアイソレーション（接合分離）は、この
目的のために使用されうる。しかしながら、これらのｐ
ｎ接合は、それ自体電圧制限を有し、また当該デバイス
構造によって占有される全体としての領域を増大してし
まう。その代替策として、誘電体によるアイソレーショ
ン（ＤＩ）が、誘電体材料層でデバイス全体を取囲むよ
うに、用いられる。この型の構造について記述した従来
技術に係る参考文献は数多く存在する。
る種のアイソレーション（分離）がデバイスの早期絶縁
破壊を防止するために要求されている。デバイス構造中
に付加的なｐｎ接合を含ませることによって形成される
ジャンクションアイソレーション（接合分離）は、この
目的のために使用されうる。しかしながら、これらのｐ
ｎ接合は、それ自体電圧制限を有し、また当該デバイス
構造によって占有される全体としての領域を増大してし
まう。その代替策として、誘電体によるアイソレーショ
ン（ＤＩ）が、誘電体材料層でデバイス全体を取囲むよ
うに、用いられる。この型の構造について記述した従来
技術に係る参考文献は数多く存在する。
多くの高度な技術を有する回路の応用においては、同一
基板上にｎ型及びｐ型のデバイスを形成することが要求
される（相補的（コンプリメンタリ）構造）。さらに、
多くの応用例においては、相異なった抵抗値を有する別
個の領域を形成することが便利である。誘電体アイソレ
ーションを用いてこのような型の構造を実現することは
、従来技術においては、解決しがたい問題であった。１
つの解決法が、エイ・タバタ（Ａ、Ｔａｂａｔａ）らに
よる１９８６年４月 １日付の米国特許第４，５７９．
８２５号に記載されている。タバタらによる方法は、基
板表面上に複数の突出したｐ型ポリシリコン領域を形成
する段階、ｎ型導電性を有する領域になるべき所定の場
所の突出部を除去する段階、及び当該デバイスの全表面
上にｎ型エピタキシャル層を形成する段階を有している
。当該構造は、その後、異方性エツチングされてｎ型の
突出部が形成される。
基板上にｎ型及びｐ型のデバイスを形成することが要求
される（相補的（コンプリメンタリ）構造）。さらに、
多くの応用例においては、相異なった抵抗値を有する別
個の領域を形成することが便利である。誘電体アイソレ
ーションを用いてこのような型の構造を実現することは
、従来技術においては、解決しがたい問題であった。１
つの解決法が、エイ・タバタ（Ａ、Ｔａｂａｔａ）らに
よる１９８６年４月 １日付の米国特許第４，５７９．
８２５号に記載されている。タバタらによる方法は、基
板表面上に複数の突出したｐ型ポリシリコン領域を形成
する段階、ｎ型導電性を有する領域になるべき所定の場
所の突出部を除去する段階、及び当該デバイスの全表面
上にｎ型エピタキシャル層を形成する段階を有している
。当該構造は、その後、異方性エツチングされてｎ型の
突出部が形成される。
タバタらによる方法は、完全な構造を形成するために、
少なくとも５段階のフォトレジスト操作、４段階のシリ
コンエツチング、及び他の種々のエツチング操作を必要
とする。
少なくとも５段階のフォトレジスト操作、４段階のシリ
コンエツチング、及び他の種々のエツチング操作を必要
とする。
他の作製技法が、エム・ニス・アドラー（Ｍ、Ｓ、Ａｄ
ｌｃｒ）による１９８６年６月ＩＯ日付の米国特許第４
，５９３．４５８号に記載されている。アドラーの方法
では、ｎ型の導電性を有する低濃度化した（ ｌ ｉｇ
ｈｔ １ｙ−ｄ。
ｌｃｒ）による１９８６年６月ＩＯ日付の米国特許第４
，５９３．４５８号に記載されている。アドラーの方法
では、ｎ型の導電性を有する低濃度化した（ ｌ ｉｇ
ｈｔ １ｙ−ｄ。
ｐａｄ）ＤＩ領領域タブ）をまず形成し、その後に種々
のタブに選択的にイオン注入（イオンインプランテーシ
ョン）を行なってｎ型あるいはｐ型のタブを形成する。
のタブに選択的にイオン注入（イオンインプランテーシ
ョン）を行なってｎ型あるいはｐ型のタブを形成する。
しかしながら、ドーピング法としてのイオン注入は、必
然的に、形成されるデバイスの最終的なタイプを横方向
デバイスのみに制限してしまう。なぜなら、イオン注入
柱の拡散勾配が深度方向に対して急落してしまうために
、タブの底部領域は血かにドープされるのみであるから
である。さらに、アドラーは、従来技術に係る二酸化シ
リコンのＤＩタブ境界上へのタブ材料の直接的なエピタ
キシャル形成についても議論している。二酸化シリコン
層の上部へのエピタキシャル領域の形成はあまり理解さ
れておらず、かつ実現することが困難である。
然的に、形成されるデバイスの最終的なタイプを横方向
デバイスのみに制限してしまう。なぜなら、イオン注入
柱の拡散勾配が深度方向に対して急落してしまうために
、タブの底部領域は血かにドープされるのみであるから
である。さらに、アドラーは、従来技術に係る二酸化シ
リコンのＤＩタブ境界上へのタブ材料の直接的なエピタ
キシャル形成についても議論している。二酸化シリコン
層の上部へのエピタキシャル領域の形成はあまり理解さ
れておらず、かつ実現することが困難である。
それゆえ、比較的作製が容易で、横方向と同様に垂直方
向デバイス構造の形成が可能な相補的ＤＩ構造の必要性
が未だに存在する。
向デバイス構造の形成が可能な相補的ＤＩ構造の必要性
が未だに存在する。
（発明の概要）
従来技術において未解決であった前述の問題点が、本発
明に係る、相補導電型を有するＤＩデバイスの形成に関
する新しい技法、特に、相補的構造を形成するために、
従来技術に係るタブ作製処理の終了時にＤＩウェハの被
選択領域の抵抗率を変化させる技法、によって解決され
る。
明に係る、相補導電型を有するＤＩデバイスの形成に関
する新しい技法、特に、相補的構造を形成するために、
従来技術に係るタブ作製処理の終了時にＤＩウェハの被
選択領域の抵抗率を変化させる技法、によって解決され
る。
本発明に従って、部分的に処理されたＤＩウェハ（活性
デバイス領域の拡散以前のもの）がマスクされ、抵抗率
を変化させられるべく指定された領域（タブ）が露出し
たままとなる。例えば、指定されたｎ型タブが、ｎ＋型
タブ、ｎ−型タブあるいはｐ型タブに変化させられる。
デバイス領域の拡散以前のもの）がマスクされ、抵抗率
を変化させられるべく指定された領域（タブ）が露出し
たままとなる。例えば、指定されたｎ型タブが、ｎ＋型
タブ、ｎ−型タブあるいはｐ型タブに変化させられる。
これら露出していた領域のタブ材料が除去され、エピタ
キシャル成長処理を用いて、前記タブ材料の除去された
タブが、新たな抵抗率を有するエピタキシャル材料によ
って充填される。
キシャル成長処理を用いて、前記タブ材料の除去された
タブが、新たな抵抗率を有するエピタキシャル材料によ
って充填される。
（実施例の説明）
第１図は、従来技術に係る誘電体によるアイソレーショ
ンを施した（ＤＩ）ウェハのタブ作製処理の終了時にお
ける断面図を模式的に示したものである。この構造の形
成には、当業者には既知の種々の方法が用いられる。第
１図に例示したウェハは、複数のｎ型タブ領域１２．１
４．１６及び１８を含むシリコン基板ＩＯよりなる。誘
電体アイソレーション技法によって、各々のタブは、当
該タブの底部及び側部を包み込む誘電体層によって個別
にアイソレートされており、誘電体層１３がタブ１２に
関し、誘電体層１５がタブ１４、層１７がタブ１６、及
び層１９がタブ１８に関している。従来技術に係る作製
処理を継続するにあたり、種々の領域がｎ型タブ１２．
１４．１６及び１８中に拡散形成されて、必要な高電圧
デバイスが形成される。しかしながら、本発明に係る方
法においては、これらのタブがそれぞれｐ型あるいは異
なった抵抗率を有するｎ型に、デバイス形成に先立って
変換されて、相補的ＤＩ溝構造形成が可能となる。
ンを施した（ＤＩ）ウェハのタブ作製処理の終了時にお
ける断面図を模式的に示したものである。この構造の形
成には、当業者には既知の種々の方法が用いられる。第
１図に例示したウェハは、複数のｎ型タブ領域１２．１
４．１６及び１８を含むシリコン基板ＩＯよりなる。誘
電体アイソレーション技法によって、各々のタブは、当
該タブの底部及び側部を包み込む誘電体層によって個別
にアイソレートされており、誘電体層１３がタブ１２に
関し、誘電体層１５がタブ１４、層１７がタブ１６、及
び層１９がタブ１８に関している。従来技術に係る作製
処理を継続するにあたり、種々の領域がｎ型タブ１２．
１４．１６及び１８中に拡散形成されて、必要な高電圧
デバイスが形成される。しかしながら、本発明に係る方
法においては、これらのタブがそれぞれｐ型あるいは異
なった抵抗率を有するｎ型に、デバイス形成に先立って
変換されて、相補的ＤＩ溝構造形成が可能となる。
本発明に係る処理における第１の段階が第２図に示され
ている。酸化物層２０が基板ｌＯの上部表面２１を完全
に覆うように成長させられる。酸化物層２０は、続いて
パターン描画され、エツチングされて、例えば、ｐ型に
変換されるべきタブが露出させられる。ここで、選択さ
れたタブが異なった抵抗率を有するｎ型（例えば、ｎ＋
あるいはｎ−型）に変換されることに留意されたい。こ
こに示した具体例においては、タブ１４及び１Ｂが露出
させられてｐ型に変換される。当該タブ上に開けられた
ウィンド（開口部）幅は、以下に詳細に示すように、種
々のデバイス構造を形成するために制御される変数であ
る。例えば、タブ１４上に設けられたウィンドウは幅Ｗ
１を有し、これは、タブ１４の全幅ＷＴよりいくらか小
さい。それに対して、タブ１８上のウィンドウは、Ｗ
よりいくらか大きい幅Ｗ２■ を有する。
ている。酸化物層２０が基板ｌＯの上部表面２１を完全
に覆うように成長させられる。酸化物層２０は、続いて
パターン描画され、エツチングされて、例えば、ｐ型に
変換されるべきタブが露出させられる。ここで、選択さ
れたタブが異なった抵抗率を有するｎ型（例えば、ｎ＋
あるいはｎ−型）に変換されることに留意されたい。こ
こに示した具体例においては、タブ１４及び１Ｂが露出
させられてｐ型に変換される。当該タブ上に開けられた
ウィンド（開口部）幅は、以下に詳細に示すように、種
々のデバイス構造を形成するために制御される変数であ
る。例えば、タブ１４上に設けられたウィンドウは幅Ｗ
１を有し、これは、タブ１４の全幅ＷＴよりいくらか小
さい。それに対して、タブ１８上のウィンドウは、Ｗ
よりいくらか大きい幅Ｗ２■ を有する。
所定のタブが露出させられると、適当なエツチングが（
例えば、ＫＯＨを用いて）なされて、露出させられた領
域からタブ材料が除去される。その結果生じた構造が第
３図に示されている。タブ１４中のｎ型材料の部分２２
は、この処理の終了時には残存している。なぜなら、こ
の領域は、エツチング中、マスク層２０中の比較的小さ
な開口幅Ｗ１によって保護されていたからである。同様
に、領域２３がタブｌａ中に残存することとなる。その
後、領域２２及び２３には、ｎ型あるいはｐ型種による
イオン注入がなされ、包囲（ラップアラウンド）層が形
成される。これは、ある種のデバイス応用に対して有効
である。包囲層２２の、例えば１２、の厚さは、例えば
異方性エツチング処理を通じて、特に所定のタブ領域上
に設けられたウィンドウの幅Ｗ及び当該ウェハがエツチ
ング剤にさらされる時間によって制御される。
例えば、ＫＯＨを用いて）なされて、露出させられた領
域からタブ材料が除去される。その結果生じた構造が第
３図に示されている。タブ１４中のｎ型材料の部分２２
は、この処理の終了時には残存している。なぜなら、こ
の領域は、エツチング中、マスク層２０中の比較的小さ
な開口幅Ｗ１によって保護されていたからである。同様
に、領域２３がタブｌａ中に残存することとなる。その
後、領域２２及び２３には、ｎ型あるいはｐ型種による
イオン注入がなされ、包囲（ラップアラウンド）層が形
成される。これは、ある種のデバイス応用に対して有効
である。包囲層２２の、例えば１２、の厚さは、例えば
異方性エツチング処理を通じて、特に所定のタブ領域上
に設けられたウィンドウの幅Ｗ及び当該ウェハがエツチ
ング剤にさらされる時間によって制御される。
異方性エツチングに続いて、ｐ型エピタキシャル材料が
、当該ウェハの上部表面を完全に覆うように成長させら
れる。ここでは、当該エビタキシャル材料を成長させる
ために化学気相成長法（ＣＶＤ）処理が用いられる。本
発明に係る作製プロセスにおけるこの段階が第４図に示
されている。
、当該ウェハの上部表面を完全に覆うように成長させら
れる。ここでは、当該エビタキシャル材料を成長させる
ために化学気相成長法（ＣＶＤ）処理が用いられる。本
発明に係る作製プロセスにおけるこの段階が第４図に示
されている。
この処理の結果、タブ１４及び１８に、それぞれｐ型（
単結晶）エピタキシャル領域２４及び２Ｂが形成される
。当業者には既知であるが、酸化物層２０上に成長させ
られた材料は多結晶構造をとる。本発明に係るプロセス
における最終段階は、第５図に示されているように、ボ
リシング段階で、所定のタブ領域の外部領域から、酸化
物マスク層２０及びエピタキシャル材料を除去するため
に利用される。
単結晶）エピタキシャル領域２４及び２Ｂが形成される
。当業者には既知であるが、酸化物層２０上に成長させ
られた材料は多結晶構造をとる。本発明に係るプロセス
における最終段階は、第５図に示されているように、ボ
リシング段階で、所定のタブ領域の外部領域から、酸化
物マスク層２０及びエピタキシャル材料を除去するため
に利用される。
この処理の後、従来技術に係るＤ１作製プロセスが再開
され、ｐ型タブ（２４，２Ｇ）及びｎ型タブ（１２，１
６）の双方に活性デバイスの形成がなされる。
され、ｐ型タブ（２４，２Ｇ）及びｎ型タブ（１２，１
６）の双方に活性デバイスの形成がなされる。
上述の技法の代替案として、選択エピタキシャル処理も
用いられうる。選択エピタキシャル処理においては、当
業者においては既知であるように、揮々のデポジション
パラメータ（温度、圧力、デポジットガスの組成その他
）が制御されて、二酸化シリコン上でなく、露出させら
れたシリコン上にのみエピタキシャル材料が成長させら
れる。それゆえ、第３図に即して述べれば、選択エピタ
キシャル領域２４及び２６が露出させられたタブ１４及
び１８中にのみ成長させられ、当該成長処理は、誘電体
層２０の界面に達した時点で停止する。第６図は、選択
エピタキシャル成長処理を用いて形成したデバイス構造
を図示したものである。この処理は、前述の作製処理の
最後におけるポリシング段階の必要性を排したものであ
る。
用いられうる。選択エピタキシャル処理においては、当
業者においては既知であるように、揮々のデポジション
パラメータ（温度、圧力、デポジットガスの組成その他
）が制御されて、二酸化シリコン上でなく、露出させら
れたシリコン上にのみエピタキシャル材料が成長させら
れる。それゆえ、第３図に即して述べれば、選択エピタ
キシャル領域２４及び２６が露出させられたタブ１４及
び１８中にのみ成長させられ、当該成長処理は、誘電体
層２０の界面に達した時点で停止する。第６図は、選択
エピタキシャル成長処理を用いて形成したデバイス構造
を図示したものである。この処理は、前述の作製処理の
最後におけるポリシング段階の必要性を排したものであ
る。
本発明に係る、相補的ＤＩ溝構造形成処理の利点は、ｐ
型タブ及びｎ型タブの位置の変更が容易であることであ
る。このために唯一必要とされる変更は、選択されたタ
ブを露出させるために用いられるマスクの変更のみであ
る。それゆえ、最終的な構造とは無関係に、全てのデバ
イスが、第１図に示した作製段階まで、同様に処理され
つる。
型タブ及びｎ型タブの位置の変更が容易であることであ
る。このために唯一必要とされる変更は、選択されたタ
ブを露出させるために用いられるマスクの変更のみであ
る。それゆえ、最終的な構造とは無関係に、全てのデバ
イスが、第１図に示した作製段階まで、同様に処理され
つる。
その後、種々のデバイスが、この一般的な基板から、各
々のウェハ上の所定のタブ上に開口部を有する相異なっ
たマスクを用いることによって、形成されうる。このマ
スク形成段階に引続いて、同一処理（エツチング、ｎ型
エピタキシャル成長）が用いられて、新しいタブが各々
のウエノ＼上での位置に関わりなく、形成される。
々のウェハ上の所定のタブ上に開口部を有する相異なっ
たマスクを用いることによって、形成されうる。このマ
スク形成段階に引続いて、同一処理（エツチング、ｎ型
エピタキシャル成長）が用いられて、新しいタブが各々
のウエノ＼上での位置に関わりなく、形成される。
第１図から第５図は、本発明に係る、部分的に処理され
たＤＩウェハにおける種々のタブ抵抗率を変化させるた
めの第１作製プロセスを模式的に示した図；及び 第６図は、本発明に係る、部分的に処理されたＤＩウェ
ハにおける種々のタブの抵抗率を変化させるための、第
２案としての選択エピタキシャル成長作製プロセスを模
式的に示した図である。 出 願 人：アメリカン テレフォン アンドＦＩＧ、
Ｉ ＦＩＧ、２ ＦＩＧ、３
たＤＩウェハにおける種々のタブ抵抗率を変化させるた
めの第１作製プロセスを模式的に示した図；及び 第６図は、本発明に係る、部分的に処理されたＤＩウェ
ハにおける種々のタブの抵抗率を変化させるための、第
２案としての選択エピタキシャル成長作製プロセスを模
式的に示した図である。 出 願 人：アメリカン テレフォン アンドＦＩＧ、
Ｉ ＦＩＧ、２ ＦＩＧ、３
Claims (9)
- （１）相異なった抵抗率を有し誘電体によってアイソレ
ートされたタブ領域を含む半導体構造の形成方法におい
て、 （ａ）第１の抵抗率を示し複数の誘電体によってアイソ
レートされたタブであって、それらの側部及び底部表面
を覆う誘電体材料を有するものを半導体基板に形成する
ステップと； （ｂ）前記基板の上部主表面を覆うパターン描画層を形
成するステップと； （ｃ）異なった第２の抵抗率を有するべく選択されたタ
ブ上の前記パターン描画層に、予め定められた幅の開口
部を設けるステップと； （ｄ）前記開口部幅によって決定されるように露出させ
られたタブから当該材料を除去するステップと； （ｅ）前記ステップ（ｄ）において露出させられた領域
内に、前記第２の抵抗率を有するエピタキシャル層を成
長するステップと； を有することを特徴とする半導体構造の形成方法。 - （２）前記ステップ（ｅ）において、成長させられたエ
ピタキシャル材料が、前記ステップ（ａ）において形成
されたタブと相補的（コンプリメンタリ）であるような
抵抗率を示すことを特徴とする請求項１に記載の半導体
構造の形成方法。 - （３）前記ステップ（ｄ）において、前記露出させられ
たタブから当該材料を除去するために異方性エッチング
が用いられることを特徴とする請求項１に記載の半導体
構造の形成方法。 - （４）前記ステップ（ｃ）において、前記ステップ（ｄ
）の除去工程で前記露出させられたタブに当該タブ材料
の一部を残存させるために、当該タブ領域の幅よりも小
さい幅Ｗを有する開口部が選択形成されることを特徴と
する請求項１に記載の半導体構造の形成方法。 - （５）前記タブ材料残存部が、前記誘電体アイソレーシ
ョン層上に包囲層（ラップアラウンド）を形成するため
に、イオン注入されて予め定められた抵抗率を有するこ
とを特徴とする請求項４に記載の半導体構造の形成方法
。 - （６）前記タブ材料残存部が、第１導電型のドーパント
でイオン注入されることを特徴とする請求項５に記載の
半導体構造の形成方法。 - （７）前記タブ材料残存部が、第２の反対導電型のドー
パントでイオン注入されることを特徴とする請求項５に
記載の半導体構造の形成方法。 - （８）前記ステップ（ｃ）において、前記基板の全表面
上に前記エピタキシャル層を成長させるために化学気相
成長法（ＣＶＤ）が用いられ、その後、前記露出させら
れたタブ領域の外部のエピタキシャル材料を除去するた
めに、前記基板をポリシングすることを特徴とする請求
項１に記載の半導体構造の形成方法。 - （９）前記ステップ（ｅ）において、前記露出させられ
たタブ内のみに前記エピタキシャル層を成長させるため
に、選択エピタキシャル成長法が用いられることを特徴
とする請求項１に記載の半導体構造の形成方法。
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| US07/107,081 US4870029A (en) | 1987-10-09 | 1987-10-09 | Method of forming complementary device structures in partially processed dielectrically isolated wafers |
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