KR0172545B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

Info

Publication number
KR0172545B1
KR0172545B1 KR1019950039986A KR19950039986A KR0172545B1 KR 0172545 B1 KR0172545 B1 KR 0172545B1 KR 1019950039986 A KR1019950039986 A KR 1019950039986A KR 19950039986 A KR19950039986 A KR 19950039986A KR 0172545 B1 KR0172545 B1 KR 0172545B1
Authority
KR
South Korea
Prior art keywords
oxide film
pattern
forming
film
layer
Prior art date
Application number
KR1019950039986A
Other languages
English (en)
Other versions
KR970030631A (ko
Inventor
김승준
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950039986A priority Critical patent/KR0172545B1/ko
Publication of KR970030631A publication Critical patent/KR970030631A/ko
Application granted granted Critical
Publication of KR0172545B1 publication Critical patent/KR0172545B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 반도체기판의 상부에 셀 어레이영역과 주변회로영역의 소자분리영역을 형성하기 위한 질화막패턴을 형성하고, 주변회로영역의 소자분리영역에 고농도 불순물을 주입한 후 열산화하여 소자분리막을 빠르게 형성하여 셀 어레이영역과 소자분리영역간의 단차를 없애고, 전체구조의 상부에 절연막을 형성한 후 반도체기판이 노출될 때까지 평탄하게 식각하므로써, 반도체소자의 소자분리막을 용이하게 형성한다.

Description

반도체 소자의 소자분리막 제조 방법
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 질화막 4 : 제1 감광막패턴
5 : 제2 감광막패턴 6 : 필드산화막
7 : 트랜치 8 : 산화막
본 발명은 반도체소자의 소자분리막 제조 방법에 관한 것으로 특히, 반도체기판의 상부에 셀 어레이영역과 주변회로영역의 소자분리영역을 형성하기 위한 질화막패턴을 형성하고, 주변회로영역의 소자분리영역에 고농도 불순물을 주입한 후 열산화하여 소자분리막을 빠르게 형성하여 셀 어레이영역과 주변회로영역간의 단차를 없애고, 전체 구조의 상부에 절연막을 형성한 후 반도체기판이 노출될 때까지 평탄하게 식각하므로써, 소자분리막을 용이하게 형성할 수 있는 반도체소자의 소자분리막 제조 방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작을 서로 방해하지 않도록 활성영역들을 분리하는 소자분리영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조방법으로는 질화막패턴을 마스크로하여 실리콘 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon)방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 또는 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있다.
종래의 트랜치를 이용한 소자분리막 제조방법은 주로 CMP(chemical mechanical polishing) 공정을 포함한다.
도시되어 있지는 않지만, 종래 기술에 따른 반도체소자의 소자분리막 제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘 재질의 반도체기판을 열산화시켜 비교적 얇은 두께의 패드산화막을 형성하고, 상기 패드산화막 상에 질화막을 화학기상증착(chemical vapor deposition) 방법으로 형성한다.
그다음, 주변회로영역에 소자분리막을 형성하기 위한 식각 마스크로 질화막과 패드산화막을 차례로 식각하여 주변회로영역의 질화막패턴과 패드산화막패턴을 형성하고, 주변회로영역에서 노출된 반도체기판을 산화시켜 일정두께의 필드산화막을 형성한다.
그다음, 셀 어레이영역에 소자분리막을 형성하기 위한 식각 마스크로 질화막과 패드산화막을 차례로 식각하여 셀 어레이영역의 질화막패턴과 패드산화막패턴을 형성하고, 상기 셀 어레이영역의 질화막패턴을 사용하여 노출되어 있는 반도체기판의 예정된 두께를 이방성식각하여 트랜치를 형성한다.
그 다음, 상기 구조의 전표면에 상기 트랜치를 완전히 메우는 정도 이상의 두께로 절연재질, 예를들어 산화막을 형성한다.
그후, CMP 공정을 이용하여 상기 산화막을 식각하되, 반도체기판이 노출될때까지 평탄하게 식각하므로써, 셀 어레이영역에서는 상기 트랜치에 산화막을 매립시켜 소자분리막이 형성되고, 주변회로영역에서는 반도체기판이 산화되어 소자분리막이 형성된다.
그러나, 상기와 같은 종래의 반도체소자의 소자분리막 제조방법은 CMP 공정을 이용하여 산화막을 제거할 때, 소자분리영역이 비교적 넓을 경우, 예를들어 0.3 ㎛ 이상일 경우 소자분리영역의 중간부분이 깍이는 디싱(dishing) 현상이 발생하여 소자분리막이 깍이는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 주변회로영역의 소자분리영역에 고농도 불순물을 주입하고, 상기 고농도의 불순물이 주입된 부분을 열산화하여 소자분리막을 빠르게 형성하여 셀어레이영역과 주변회로영역 간의 단차를 없애므로써, 소자분리막을 용이하게 형성할 수 있는 반도체소자의 소자분리막 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체소자의 소자분리막 제조 방법은 반도체기판 상부에 패드산화막, 질화막을 차례로 증착하는 단계와, 셀 어레이영역에 소자분리막을 형성하기 위한 제1 감광막패턴을 형성하는 단계와, 상기 제1 감광막패턴을 식각 마스크로 하여 질화막패턴을 형성하는 동시에 패드산화막의 일정두께를 식각하는 단계와, 주변회로영역에 소자분리막을 형성하기 위한 제2 감광막패턴을 형성하는 단계와, 상기 제2 감광막패턴을 식각 마스크로 하여 질화막패턴을 형성하는 동시에 패드산화막의 일정두께를 식각하는 단계와, 상기 제2 감광막패턴을 마스크로 하여 반도체기판의 표면에 불순물 주입층을 형성하는 단계와, 상기 불순물주입층을 열산화하여 일정두께의 필드산화막을 형성하는 단계와, 상기 셀어레이영역의 질화막패턴을 이용하여 패드산화막과 반도체기판을 차레로 식각하여 패드산화막패턴과, 일정깊이의 트랜치를 형성하는 단계와, 상기 구조의 전 표면에 산화막을 증착하는 단계와, 상기 산화막, 질화막패턴, 패드산화막패턴, 필드산화막을 반도체기판이 노출될 때까지 평탄하게 식각하는 단계를 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 소자 분리막 제조 공정도이다.
제1a도를 참조하면, 반도체기판(1) 의 상부를 열산화하여 패드산화막(2)을 형성하고, 상기 패드산화막상에 질화막(3)을 형성한다.
그다음, 상기 구조의 전표면에 감광막을 도포한 후 노광 및 현상공정으로 셀 어레이영역에 소자분리막을 형성하기 위한 제1 감광막패턴(4)을 형성한다.
제1b도를 참조하면, 상기 제1 감광막패턴(4)을 이용하여 상기 질화막(3)과 패드산화막(2)을 차례로 식각하되, 상기 패드산화막(2) 두께의 10% 이상을 식각하여 셀 어레이영역에 질화막(3) 패턴을 형성한다.
제1c도를 참조하면, 상기 제1 감광막패턴(4)을 제거한 후, 상기 구조의 전표면에 감광막을 도포한 후 노광 및 현상공정으로 주변회로영역에 소자분리막을 형성하기 위한 제2 감광막패턴(5)을 형성한다.
그 후, 상기 제2 감광막패턴(5)으로 질화막(3)과 패드산화막(2)을 차례로 식각하되, 상기 패드산화막(2) 두께의 10% 이상을 식각하여 주변회로영역에 질화막(3)패턴을 형성한다.
그 다음, 전체 구조의 상부에서 1 x 1013~ 1 x 1018¨/㎠ 도우즈의 고농도 불순물을 주입하여 반도체기판(1)의 표면에 불순물 주입층(D)을 형성한다. 이때, 고농도 불순물은 모든 원소의 이온, 원자, 분자 등을 포함한다.
상기 제2 감광막패턴(4)의 C 영역을 넓게 형성하므로써, 예정된 주변회로영역의 산화막을 성장할 때, 셀어레이영역을 보호해주는 가아드링(guard ring)이 없어도 상기 주입된 고농도의 불순물이 셀 어레이영역쪽으로 확산되는 것을 방지할 수 있다.
제1d도를 참조하면, 상기 제2 감광막패턴(5)을 제거하고, 상기 불순물 주입층(D)을 열산화 공정으로 일정두께의 필드산화막(6)을 형성한다.
이때, 주입된 불순물에 의하여 필드산화막(6)이 빠르게 형성되므로, 셀어레이영역과 주변회로영역 사이의 단차를 없앤다.
또, 상기 불순물 주입층(D)의 상부에 패드산화막(2)이 존재하므로 주입된 불순물이 외부로 확산되는 것을 방지할 수 있다.
제1e도를 참조하면, 상기 셀어레이영역의 질화막(3)패턴을 식각 마스크로 사용하여 패드산화막(2)과 반도체기판(1)을 차례로 식각하여 패드산화막(2)패턴과, 일정깊이의 트랜치(7)를 형성한다.
또, 상기 패드산화막(2)패턴과, 트랜치(7)를 형성하는 동시에, 질화막(3)과 필드산화막(6)의 식각비를 조절하여 상기 질화막(3)패턴과 필드산화막(6)을 각각 원래 두께의 10% 이상 식각한다.
상기 제1c도에서 불순물 주입층(D) 형성시, 셀 어레이영역쪽으로 확산된 고농도 불순물은 상기 트랜치(7) 형성시 C 부분이 식각되므로 제거된다.
제1f도를 참조하면, 상기 구조의 전 표면에 트랜치(7)를 충분히 채울 정도로 산화막(8)을 형성한다.
이때, 상기 제1e도에서 질화막(3)패턴과 필드산화막(7)이 일정두께 식각하므로써, 상기 산화막(8)의 형성이 용이하다.
제1g도를 참조하면, 상기 산화막(8), 질화막(3)패턴, 패드산화막(2)패턴, 필드산화막(6)을 식각하되, 반도체기판(1)이 노출될 때까지 평탄하게 식각하여 셀어레이영역에는 상기 트랜치(7)에 산화막(8)을 매립시켜 소자분리막을 형성하고, 주변회로영역에는 반도체기판을 산화시켜 소자분리막을 형성한다.
상술한 본 발명의 반도체소자의 소자분리막 제조방법은 주변회로영역의 소자분리영역에 고농도 불순물을 주입한 후 열산화하여 소자분리막을 빠르게 형성하므로써, 셀 어레이영역과 주변회로영역간의 단차를 없애 소자분리막 형성이 용이한 이점이 있으며, 트랜치 형성시 질화막패턴과 주변회로영역에 형성된 소자분리막을 일정두께 식각하므로써, 후속공정인 산화막 형성이 용이한 이점이 있다. 또, 제조 공정이 간단한 이점이 있다.

Claims (6)

  1. 반도체기판 상부에 패드산화막, 질화막을 차례로 증착하는 단계와, 셀 어레이영역에 소자분리막을 형성하기 위한 제1 감광막패턴을 형성하는 단계와, 상기 제1 감광막패턴을 식각 마스크로 하여 질화막패턴을 형성하는 동시에 패드산화막의 일정두께를 식각하는 단계와, 주변회로영역에 소자분리막을 형성하기 위한 제2 감광막패턴을 형성하는 단계와, 상기 제2 감광막패턴을 식각 마스크로 하여 질화막패턴을 형성하는 동시에 패드산화막의 일정두께를 식각하는 단계와, 상기 제2 감광막패턴을 마스크로 하여 반도체기판의 표면에 불순물 주입층을 형성하는 단계와, 상기 불순물주입층을 열산화하여 일정두께의 필드산화막을 형성하는 단계와, 상기 셀어레이영역의 질화막패턴을 이용하여 패드산화막과 반도체기판을 차례로 식각하여 패드산화막패턴과, 일정깊이의 트랜치를 형성하는 단계와, 상기 구조의 전 표면에 산화막을 증착하는 단계와, 상기 산화막, 질화막패턴, 패드산화막패턴, 필드산화막을 반도체기판이 노출될 때까지 평탄하게 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  2. 제1항에 있어서, 상기 패드산화막패턴과 트랜치를 형성할 때, 동시에 상기 질화막패턴과 필드산화막도 일정두께로 식각하는 것을 추가로 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  3. 제2항에 있어서, 상기 질화막패턴과 필드산화막이 원래 두께의 10% 이상으로 식각되는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  4. 제1항에 있어서, 상기 제1 감광막패턴과, 제2 감광막패턴을 이용하여 패드산화막을 식각할 때, 패드산화막 두께의 10% 이상을 식각하는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  5. 제1항에 있어서, 상기 불순물주입층을 형성할 때, 주입되는 불순물의 농도는 1 x 1013~ 1 x 1018¨도우즈인 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
  6. 제5항에 있어서, 상기 불순물은 모든 원소의 이온, 원자, 분자 등을 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
KR1019950039986A 1995-11-06 1995-11-06 반도체 소자의 소자분리막 제조방법 KR0172545B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950039986A KR0172545B1 (ko) 1995-11-06 1995-11-06 반도체 소자의 소자분리막 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950039986A KR0172545B1 (ko) 1995-11-06 1995-11-06 반도체 소자의 소자분리막 제조방법

Publications (2)

Publication Number Publication Date
KR970030631A KR970030631A (ko) 1997-06-26
KR0172545B1 true KR0172545B1 (ko) 1999-03-30

Family

ID=19433154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039986A KR0172545B1 (ko) 1995-11-06 1995-11-06 반도체 소자의 소자분리막 제조방법

Country Status (1)

Country Link
KR (1) KR0172545B1 (ko)

Also Published As

Publication number Publication date
KR970030631A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US5229315A (en) Method for forming an isolated film on a semiconductor device
WO1988001436A1 (en) Process for fabricating stacked mos structures
KR980005383A (ko) 반도체 장치 및 그 제조방법
US5994190A (en) Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film
US4586243A (en) Method for more uniformly spacing features in a semiconductor monolithic integrated circuit
KR0172545B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR100190367B1 (ko) 소자분리막형성방법
KR100190195B1 (ko) 반도체 소자의 제조방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
JPH0729971A (ja) 半導体装置の製造方法
KR100312656B1 (ko) 비씨-에스오아이 소자의 제조방법
KR0161191B1 (ko) 반도체 소자의 제조방법
KR960006428B1 (ko) 반도체 소자의 게이트전극 형성방법
KR100220251B1 (ko) 반도체 소자 및 그의 제조방법
KR19990056756A (ko) 아날로그 반도체 소자의 제조 방법
KR960015848A (ko) 반도체소자의 소자분리절연막 형성방법
KR0180136B1 (ko) 마스크름의 워드라인 형성 방법
KR100226795B1 (ko) 반도체소자의 격리방법
KR20030002702A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100364126B1 (ko) 반도체소자의소자분리막제조방법
KR0144026B1 (ko) 소자분리막 형성방법
KR100305018B1 (ko) 반도체소자의 소자분리방법
KR0171981B1 (ko) 반도체 소자의 아이솔레이션 방법
KR100203897B1 (ko) 반도체 소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee