KR980005383A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 메몰산화층과 비도핑 단결정실리콘층이 형성되는 SOI트랜지스터 제조방법에 있어서, 전체구조 상에 식각방지막을 형성하는 단계; 상기 식각방지막 상에 소자분리 마스크를 형성하고 단결정실리콘층을 식각하여 노출하는 단계; 반도체 기판의 소정영역에 메몰산화층과 비도핑 단결정실리콘층을 상기 활성화영역 위면에 형성하는 단계; 전체구조상에 패드산화막 및 질화막 형성하며 필드산화막이 형성될 부분의 질화막을 선택식각하여 제거하는 단계를 특징으로 하는 SOI 트랜지스터에 관한 것으로 N-웰과 P-웰사이에 전기적인 통로가 형성되는 것을 완전히 차단하여 래치엎에 의한 누설전류를 완벽하게 방지한다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 SOI트랜지스터의 제조공정 단면도.
제3a도 내지 제3c도는 본 발명의 다른 일실시예에 따른 SOI트랜지스터의 공정 단면도.

Claims (8)

  1. 제 1 실리콘층, 산화층 및 제 2 실리콘층에 차례로 적층된 SOI 기판 상에 형성되는 반도체 장치에 있어서; 상기 제 2 실리콘층에 불순물시 도핑된 N웰 및 P웰; 상기 N웰과 P웰을 전기적으로 격리시키기 위해 상기 N웰과 P웰의 경제 지역에 형성되되 그 일부 하부가 상기 산화층과 접하는 소자분리막을 포함하여 이루어진 반도체 장치.
  2. 제 1 실리콘층, 메몰 산화층, 제 2 실리콘층이 차례로 적층된 SOI기판을 사용하는 반도체 장치 제조 방법에 있어서; 상기 제 2 실리콘층에 불순물을 도핑시켜 N웰과 P웰을 형성하는 단계; 상기 제 2 실리콘층상에 상기 N웰과 P웰의 경제지역이 노출되는 산화방지층을 형성하는 단계; 상기 N웰과 P웰의 경계 지역이 노출되는 산화방지층을 형성하는 단계; 상기 N웰과 P웰의 경계지역이 노출되되 상기 산화방지층에 의해 노출되는 부위의 폭이 좁아지도록 전체구조 상부에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각장벽으로 상기 제 2 실리콘층의 N웰과 P웰 경계 지역을 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하고 노출된 상기 제 2 실리콘층을 산화시켜 상기 메몰산화층과 일부 하부가 맞닿는 소자분리 산화막을 형성 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제 2 항에 있어서, 상기 제 2 실리콘층의 N웰과 P웰 경계지역을 식각하는 단계에서 상기 메몰 산화층이 도출되도록 식각하는 것을 특징으로하는 반도체 장치 제조방법.
  4. 제 2 항에 있어서; 상기 제 2 실리콘층이 N웰과 P웰 경계지역 식각하는 단계에서 상기 제 2 실리콘층의 일부두께를 잔류시키는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제 2 항에 있어서; 상기 메몰산화층과 맞닿지 않는 상기 소자분리산화막 하부지역의 상기 제 2 실리콘층에 채널 스톱 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 1 실리콘층, 메몰산화층, 제 2 산화층이 차례로 적층된 SOI기판을 사용하는 반도체 장치 제조방법에 있어서; 상기 제 2 실리콘층에 불순물을 도핑시켜 N웰과 P웰을 각각 형성하는 단계; 상기 N웰과 P웰 경계지역 상기 제 2 실리콘층 일부깊이를 선택산화시켜 소자분리 산화막을 형성하는 단계; 상기 잔류 제 2 실리콘층의 N웰과 P웰 경계지역을 선택 식각하기 위해 상기 소자분리산화막의 소정부위가 노출되도록 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 장벽으로 상기 소자분리산화막과 사이 잔류 제 2 실리콘을 차례로 식각하여 상기 메몰산화층의 소정부위를 노출되는 홈을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 홈 내부에 소자분리용 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제 6 항에 있어서, 상기 홈 내부에 형성되는 소자분리용 절연막을 실리콘질화막인 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제 6 항에 있어서; 상기 소자분리산화막 하부의 상기 잔류 제 2 실리콘층에 채널스탑 이온중입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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