JPH1074954A - 半導体装置とその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板上のＣＭＯＳトランジスタのよう
な隣接ウェルを有する半導体装置において、ラッチアッ
プ現象を防止する。 【解決手段】 シリコン基板２０の上に埋込み酸化膜層
２１と単結晶シリコン層２２を順次形成し、単結晶シリ
コン層２２に各導電型のイオン注入を行い、ｎウェル領
域とｐウェル領域を形成し、両ウェル領域の間に底部が
下の絶縁膜に届いて垂直に立つ部分とその上部に水平に
延びる部分を一体に有する断面Ｔ字形のフィールド酸化
膜を形成する。これにより、両ウェルの分離を完全なも
のにする。
な隣接ウェルを有する半導体装置において、ラッチアッ
プ現象を防止する。 【解決手段】 シリコン基板２０の上に埋込み酸化膜層
２１と単結晶シリコン層２２を順次形成し、単結晶シリ
コン層２２に各導電型のイオン注入を行い、ｎウェル領
域とｐウェル領域を形成し、両ウェル領域の間に底部が
下の絶縁膜に届いて垂直に立つ部分とその上部に水平に
延びる部分を一体に有する断面Ｔ字形のフィールド酸化
膜を形成する。これにより、両ウェルの分離を完全なも
のにする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（silico
n on insulator）基板上のＣＭＯＳトランジスタのよう
に二つの隣接するウェルを持つ半導体装置に関するもの
で、特に、ラッチアップ問題を除去するために完全に絶
縁された多数のウェルを持つ半導体装置とその製造方法
に関するものである。
n on insulator）基板上のＣＭＯＳトランジスタのよう
に二つの隣接するウェルを持つ半導体装置に関するもの
で、特に、ラッチアップ問題を除去するために完全に絶
縁された多数のウェルを持つ半導体装置とその製造方法
に関するものである。
【０００２】
【従来の技術】従来、高速メモリ装置を製造するために
は、一般にＳＯＩ基板を使用する。ＳＯＩ基板は、シリ
コン基板の一定深さに全体的に形成された埋込み酸化膜
とその埋込み酸化膜上に形成された単結晶シリコン層が
ＳＯＩ構造をなすもので、メモリ素子を具現する場合、
埋込み酸化膜層により寄生容量（parasitic capacitanc
e）が減少して、メモリ素子を初めとして全ての半導体
素子の動作速度を増加させることが分かっている。
は、一般にＳＯＩ基板を使用する。ＳＯＩ基板は、シリ
コン基板の一定深さに全体的に形成された埋込み酸化膜
とその埋込み酸化膜上に形成された単結晶シリコン層が
ＳＯＩ構造をなすもので、メモリ素子を具現する場合、
埋込み酸化膜層により寄生容量（parasitic capacitanc
e）が減少して、メモリ素子を初めとして全ての半導体
素子の動作速度を増加させることが分かっている。
【０００３】しかし、ＳＯＩ基板上に形成されたトラン
ジスタは、シリコン基板の所定領域に埋込み酸化膜が形
成されている構造として、通常のＭＯＳトランジスタの
電極端子であるバルク端子（接地端子）を持っていない
ので、寄生バイポーラ効果が誘発されて、トランジスタ
の降伏電圧を低くして、ホットエレクトロンによる素子
の特性の劣化が表われて、信頼性を低下させる。
ジスタは、シリコン基板の所定領域に埋込み酸化膜が形
成されている構造として、通常のＭＯＳトランジスタの
電極端子であるバルク端子（接地端子）を持っていない
ので、寄生バイポーラ効果が誘発されて、トランジスタ
の降伏電圧を低くして、ホットエレクトロンによる素子
の特性の劣化が表われて、信頼性を低下させる。
【０００４】そのような問題点を解決するための従来技
術を図７に示す。図面に示すように、シリコン基板１０
の所定領域に埋込み酸化膜層１１と単結晶シリコン薄膜
１２を順に形成して、ウェルを形成するために単結晶シ
リコン薄膜１２に不純物を注入する。次に、熱酸化工程
により素子分離のためのフィールド酸化膜１３を形成し
た後、フィールド酸化膜１３の下の単結晶シリコン薄膜
１２を介する漏洩電流を防止するために、ドープ領域１
４を単結晶シリコン薄膜１２の途中に形成する。続い
て、活性化領域上にゲート酸化膜１５とゲート電極用の
ポリシリコン膜１６を形成し、所定の大きさにパターニ
ングして、ゲート電極１６を形成した後、低濃度不純物
をイオン注入してソース／ドレイン領域を形成し、ここ
までの基板全体構造の上に酸化膜を蒸着した後、全面蝕
刻してゲート電極の側壁に側壁酸化膜１７を形成する。
術を図７に示す。図面に示すように、シリコン基板１０
の所定領域に埋込み酸化膜層１１と単結晶シリコン薄膜
１２を順に形成して、ウェルを形成するために単結晶シ
リコン薄膜１２に不純物を注入する。次に、熱酸化工程
により素子分離のためのフィールド酸化膜１３を形成し
た後、フィールド酸化膜１３の下の単結晶シリコン薄膜
１２を介する漏洩電流を防止するために、ドープ領域１
４を単結晶シリコン薄膜１２の途中に形成する。続い
て、活性化領域上にゲート酸化膜１５とゲート電極用の
ポリシリコン膜１６を形成し、所定の大きさにパターニ
ングして、ゲート電極１６を形成した後、低濃度不純物
をイオン注入してソース／ドレイン領域を形成し、ここ
までの基板全体構造の上に酸化膜を蒸着した後、全面蝕
刻してゲート電極の側壁に側壁酸化膜１７を形成する。
【０００５】この場合、一般にドーピングされた単結晶
シリコン層に熱酸化膜工程によるフィールド酸化膜を形
成するとき、埋込み酸化膜とフィールド酸化膜が触れ合
わないようにフィールド酸化膜と埋込み酸化膜の間に１
０ｎｍ〜１００ｎｍの厚さでドーピングされたシリコン
膜を形成することによって、シリコン膜を通じてウェル
電極の電圧がゲート下部領域に作用してゲート下部領域
の電圧の上昇を抑制し、ＳＯＩトランジスタの信頼性を
改善していた。
シリコン層に熱酸化膜工程によるフィールド酸化膜を形
成するとき、埋込み酸化膜とフィールド酸化膜が触れ合
わないようにフィールド酸化膜と埋込み酸化膜の間に１
０ｎｍ〜１００ｎｍの厚さでドーピングされたシリコン
膜を形成することによって、シリコン膜を通じてウェル
電極の電圧がゲート下部領域に作用してゲート下部領域
の電圧の上昇を抑制し、ＳＯＩトランジスタの信頼性を
改善していた。
【０００６】
【発明が解決しようとする課題】しかし、上記のような
構造では、素子間を分離するためのフィールド酸化膜が
完全にウェル間を分離できないから、ｎウェルとｐウェ
ルの間に寄生バイポーラ効果によりかなり高い漏洩電流
が発生するというラッチアップ現象を効果的に防止でき
ない不具合がある。
構造では、素子間を分離するためのフィールド酸化膜が
完全にウェル間を分離できないから、ｎウェルとｐウェ
ルの間に寄生バイポーラ効果によりかなり高い漏洩電流
が発生するというラッチアップ現象を効果的に防止でき
ない不具合がある。
【０００７】したがって、この発明は、上述のような従
来の問題点を解決すべくなされたもので、隣接ウェルを
利用する半導体装置において、漏洩電流を減少させて素
子のラッチアップ現象を防止できるＳＯＩトランジスタ
とその製造方法を提供することを目的としている。
来の問題点を解決すべくなされたもので、隣接ウェルを
利用する半導体装置において、漏洩電流を減少させて素
子のラッチアップ現象を防止できるＳＯＩトランジスタ
とその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明は、上記の課題
を解決するために、半導体基板と、上記半導体基板の上
に形成された絶縁膜と、上記絶縁膜上の所定領域に形成
されたｎウェル領域およびｐウェル領域からなる半導体
層と、上記半導体層のｎウェル領域およびｐウェル領域
の間に形成され、その上部の幅が下部の幅より広く形成
されてその底部が上記絶縁膜と接続されるＴ字形の素子
分離膜とを備えて、半導体装置を構成するものである。
を解決するために、半導体基板と、上記半導体基板の上
に形成された絶縁膜と、上記絶縁膜上の所定領域に形成
されたｎウェル領域およびｐウェル領域からなる半導体
層と、上記半導体層のｎウェル領域およびｐウェル領域
の間に形成され、その上部の幅が下部の幅より広く形成
されてその底部が上記絶縁膜と接続されるＴ字形の素子
分離膜とを備えて、半導体装置を構成するものである。
【０００９】さらに、この発明は、半導体基板と、上記
半導体基板の上に形成された絶縁膜と、上記絶縁膜上の
所定領域に形成されたｎウェル領域およびｐウェル領域
からなる半導体層と、上記半導体層のｎウェル領域およ
びｐウェル領域の間に垂直に形成され、かつ上記絶縁膜
の上に形成される第１の素子分離膜と、上記半導体層の
ｎウェル領域およびｐウェル領域の間に水平に形成さ
れ、かつ上記第１の素子分離膜と合わさってＴ字形の素
子分離膜を形成する第２の素子分離膜とを備えて、半導
体装置を構成するものである。
半導体基板の上に形成された絶縁膜と、上記絶縁膜上の
所定領域に形成されたｎウェル領域およびｐウェル領域
からなる半導体層と、上記半導体層のｎウェル領域およ
びｐウェル領域の間に垂直に形成され、かつ上記絶縁膜
の上に形成される第１の素子分離膜と、上記半導体層の
ｎウェル領域およびｐウェル領域の間に水平に形成さ
れ、かつ上記第１の素子分離膜と合わさってＴ字形の素
子分離膜を形成する第２の素子分離膜とを備えて、半導
体装置を構成するものである。
【００１０】さらに、また、この発明は、多数のウェル
をもつ半導体装置の製造方法において、シリコン基板の
上に埋込み酸化膜とシリコン層を順に積層する段階と、
上記シリコン層に多数のウェルを形成する段階と、上記
シリコン層の上に窒化膜を形成する段階と、上記ウェル
の境界面上の窒化膜を選択的に蝕刻して第１の開口を形
成する段階と、上記第１の開口の一部分を露出するホッ
トレジストパターンを形成する段階と、上記ホットレジ
ストパターンを蝕刻防止膜として上記シリコン層を蝕刻
して上記埋込み酸化膜を露出させて上記第１の開口より
小さい第２の開口を形成する段階と、上記ホットレジス
トパターンを除去する段階と、上記第１の開口および第
２の開口の所定部分が上記埋込み酸化膜と接する素子分
離膜を形成する段階とを含んで製造するものである。
をもつ半導体装置の製造方法において、シリコン基板の
上に埋込み酸化膜とシリコン層を順に積層する段階と、
上記シリコン層に多数のウェルを形成する段階と、上記
シリコン層の上に窒化膜を形成する段階と、上記ウェル
の境界面上の窒化膜を選択的に蝕刻して第１の開口を形
成する段階と、上記第１の開口の一部分を露出するホッ
トレジストパターンを形成する段階と、上記ホットレジ
ストパターンを蝕刻防止膜として上記シリコン層を蝕刻
して上記埋込み酸化膜を露出させて上記第１の開口より
小さい第２の開口を形成する段階と、上記ホットレジス
トパターンを除去する段階と、上記第１の開口および第
２の開口の所定部分が上記埋込み酸化膜と接する素子分
離膜を形成する段階とを含んで製造するものである。
【００１１】
【発明の実施の形態】以下、図１〜図３を参照しなが
ら、この発明の実施の形態について説明する。なお、各
実施の形態の間で共通する部分や部位には同一の符号を
付し、重複する説明は省略する。
ら、この発明の実施の形態について説明する。なお、各
実施の形態の間で共通する部分や部位には同一の符号を
付し、重複する説明は省略する。
【００１２】まず、図１のように、シリコンの半導体基
板２０の所定領域に埋込み酸化膜層２１と非ドープの単
結晶シリコン層２２を任意の方法で形成し、追って単結
晶シリコン層２２にｎウェルとｐウェルを形成する。こ
れら全体構造の上にパッド酸化膜２３と窒化膜２４を形
成して、フィールド酸化膜が形成される部分の窒化膜２
４を選択蝕刻して除去する。
板２０の所定領域に埋込み酸化膜層２１と非ドープの単
結晶シリコン層２２を任意の方法で形成し、追って単結
晶シリコン層２２にｎウェルとｐウェルを形成する。こ
れら全体構造の上にパッド酸化膜２３と窒化膜２４を形
成して、フィールド酸化膜が形成される部分の窒化膜２
４を選択蝕刻して除去する。
【００１３】次いで、図２のように、ｎウェルとｐウェ
ルの接合領域の境界面上のパッド酸化膜２３の所定部位
が露出するようにホトレジスト２５のパターンを形成し
て、そのホトレジストパターン２５を蝕刻防止膜として
パッド酸化膜２３と単結晶シリコン層２２を選択蝕刻す
る。
ルの接合領域の境界面上のパッド酸化膜２３の所定部位
が露出するようにホトレジスト２５のパターンを形成し
て、そのホトレジストパターン２５を蝕刻防止膜として
パッド酸化膜２３と単結晶シリコン層２２を選択蝕刻す
る。
【００１４】最後に、図３のように、ホトレジストパタ
ーン２５を除去した後、ＬＯＣＯＳ工程のような熱酸化
膜工程によりフィールド酸化膜２６を下の埋込み酸化膜
層２１の上に接してＴ字形に形成する。このとき、単結
晶シリコン層の蝕刻過程で発生したシリコンの損傷（da
mage）がフィールド酸化膜の形成のための熱酸化工程で
補償される。次に、高エネルギーでフィールド酸化膜２
６に不純物をイオン注入して、フィールド酸化膜２６の
上部水平部分の下の単結晶シリコン薄膜２２を通しての
漏洩電流を防止するために、フィールド酸化膜２６の下
部垂直部分の両側壁にドープ領域２７を形成する。
ーン２５を除去した後、ＬＯＣＯＳ工程のような熱酸化
膜工程によりフィールド酸化膜２６を下の埋込み酸化膜
層２１の上に接してＴ字形に形成する。このとき、単結
晶シリコン層の蝕刻過程で発生したシリコンの損傷（da
mage）がフィールド酸化膜の形成のための熱酸化工程で
補償される。次に、高エネルギーでフィールド酸化膜２
６に不純物をイオン注入して、フィールド酸化膜２６の
上部水平部分の下の単結晶シリコン薄膜２２を通しての
漏洩電流を防止するために、フィールド酸化膜２６の下
部垂直部分の両側壁にドープ領域２７を形成する。
【００１５】この場合、上記のようにフィールド酸化膜
２６が埋込み酸化膜層２１に接して形成されているの
で、隣接するウェル間を完全に分離させることができ、
ウェルの間の寄生バイポーラ現象を除くことができて、
素子間の不完全な電気的隔離に起因するラッチアップ現
象を防止することができる。
２６が埋込み酸化膜層２１に接して形成されているの
で、隣接するウェル間を完全に分離させることができ、
ウェルの間の寄生バイポーラ現象を除くことができて、
素子間の不完全な電気的隔離に起因するラッチアップ現
象を防止することができる。
【００１６】次に、添付の図４〜６を参照して、この発
明の他の実施例を詳細に説明する。
明の他の実施例を詳細に説明する。
【００１７】まず、図４のように、シリコンの半導体基
板３０の所定領域に埋込み酸化膜層３１と非ドープの単
結晶シリコン層３２をシリコン基板３０の所定領域の上
に形成し、イオン注入工程を実施して単結晶シリコン層
３２に多数のウェルを形成する。これら全体構造の上に
パッド酸化膜３３と窒化膜３４を順に形成した後、ウェ
ルの境界領域上の窒化膜３４を選択蝕刻する。
板３０の所定領域に埋込み酸化膜層３１と非ドープの単
結晶シリコン層３２をシリコン基板３０の所定領域の上
に形成し、イオン注入工程を実施して単結晶シリコン層
３２に多数のウェルを形成する。これら全体構造の上に
パッド酸化膜３３と窒化膜３４を順に形成した後、ウェ
ルの境界領域上の窒化膜３４を選択蝕刻する。
【００１８】次に、図５のように、ＬＯＣＯＳ工程のよ
うな熱酸化工程によりフィールド酸化膜３５を形成し、
上記フィールド酸化膜３５に不純物をイオン注入してフ
ィールド酸化膜３５の下に単結晶シリコン層３２を介す
る漏洩電流を防止するためのドープ領域３６を形成した
後、フィールド酸化膜３５とドープ領域３６の所定領域
を蝕刻する。
うな熱酸化工程によりフィールド酸化膜３５を形成し、
上記フィールド酸化膜３５に不純物をイオン注入してフ
ィールド酸化膜３５の下に単結晶シリコン層３２を介す
る漏洩電流を防止するためのドープ領域３６を形成した
後、フィールド酸化膜３５とドープ領域３６の所定領域
を蝕刻する。
【００１９】続いて、図６のように、上記の単結晶シリ
コン蝕刻過程で発生した損傷領域を補償するために、酸
化膜３７を形成し、フィールド酸化膜３５が蝕刻され
て、除去された領域内にシリコン酸化膜又は窒化膜から
なる誘電体膜３８を充填して、ウェル間の電気的通路が
形成されるのを完全に遮断し、ラッチアップ問題の発生
を防止する。
コン蝕刻過程で発生した損傷領域を補償するために、酸
化膜３７を形成し、フィールド酸化膜３５が蝕刻され
て、除去された領域内にシリコン酸化膜又は窒化膜から
なる誘電体膜３８を充填して、ウェル間の電気的通路が
形成されるのを完全に遮断し、ラッチアップ問題の発生
を防止する。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、ウェル間の漏洩電流を減少させて半導体素子のラッ
チアップ現象を防止することができる。
ば、ウェル間の漏洩電流を減少させて半導体素子のラッ
チアップ現象を防止することができる。
【００２１】
【付言】なお、この発明は、前述した実施例と図面に限
定されるものではなく、この発明の技術的思想を逸脱し
ない範囲内で、種々の置換および変更が可能であるのは
当然である。
定されるものではなく、この発明の技術的思想を逸脱し
ない範囲内で、種々の置換および変更が可能であるのは
当然である。
【図１】 ＳＯＩ基板に形成された隣接するｐウェルと
ｎウェルを有する半導体装置において、この発明の一実
施例による素子分離膜の形成工程を示す、半導体装置の
断面図である。
ｎウェルを有する半導体装置において、この発明の一実
施例による素子分離膜の形成工程を示す、半導体装置の
断面図である。
【図２】 この発明の一実施例による製造工程での半導
体装置の断面図である。
体装置の断面図である。
【図３】 この発明の一実施例による製造工程での半導
体装置の断面図である。
体装置の断面図である。
【図４】 この発明の他の実施例による製造工程での半
導体装置の断面図である。
導体装置の断面図である。
【図５】 この発明の他の実施例による製造工程での半
導体装置の断面図である。
導体装置の断面図である。
【図６】 この発明の他の実施例による製造工程での半
導体装置の断面図である。
導体装置の断面図である。
【図７】 ＳＯＩ基板に形成された隣接するｐウェルと
ｎウェルを有する半導体装置の、従来技術による素子分
離膜の形成工程を示す、断面図である。
ｎウェルを有する半導体装置の、従来技術による素子分
離膜の形成工程を示す、断面図である。
【符号の説明】 ２０：半導体基板、２１：埋込み酸化膜層、２２：単
結晶シリコン層、２３：パッド酸化膜、２４：窒化膜、
２５：ホトレジスト、２６：フィールド酸化膜、２７：
ドープ領域
結晶シリコン層、２３：パッド酸化膜、２４：窒化膜、
２５：ホトレジスト、２６：フィールド酸化膜、２７：
ドープ領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１３Ａ
Claims (21)
- 【請求項１】 半導体基板と、 上記半導体基板の上に形成された絶縁膜と、 上記絶縁膜上の所定領域に形成されたｎウェル領域およ
びｐウェル領域からなる半導体層と、 上記半導体層のｎウェル領域およびｐウェル領域の間に
形成され、その上部の幅が下部の幅より広く形成されて
その底部が上記絶縁膜と接続されるＴ字形の素子分離膜
とを備えてなる半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 さらに、上記絶縁膜と接しない素子分離膜と上記絶縁膜
の間に形成された不純物注入層を備えてなることを特徴
とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置であって、 上記絶縁膜は酸化膜からなることを特徴とする半導体装
置。 - 【請求項４】 請求項１に記載の半導体装置であって、 上記半導体層は単結晶シリコン層からなることを特徴と
する半導体装置。 - 【請求項５】 半導体基板と、 上記半導体基板の上に形成された絶縁膜と、 上記絶縁膜上の所定領域に形成されたｎウェル領域およ
びｐウェル領域からなる半導体層と、 上記半導体層のｎウェル領域およびｐウェル領域の間に
垂直に形成され、かつ上記絶縁膜の上に形成される第１
の素子分離膜と、 上記半導体層のｎウェル領域およびｐウェル領域の間に
水平に形成され、かつ上記第１の素子分離膜と合わさっ
てＴ字形の素子分離膜を形成する第２の素子分離膜とを
備えてなる半導体装置。 - 【請求項６】 請求項５に記載の半導体装置であって、 さらに、上記第２の素子分離膜と上記絶縁膜の間に形成
された不純物注入層を備えてなることを特徴とする半導
体装置。 - 【請求項７】 請求項５に記載の半導体装置であって、 上記第１の素子分離膜は酸化膜からなることを特徴とす
る半導体装置。 - 【請求項８】 請求項５に記載の半導体装置であって、 上記第２の素子分離膜は酸化膜または窒化膜であること
を特徴とする半導体装置。 - 【請求項９】 請求項５に記載の半導体装置であって、 上記半導体層は単結晶シリコン層であることを特徴とす
る半導体装置。 - 【請求項１０】 多数のウェルをもつ半導体装置の製造
方法において、 シリコン基板の上に埋込み酸化膜とシリコン層を順に積
層する段階と、 上記シリコン層に多数のウェルを形成する段階と、 上記シリコン層の上に窒化膜を形成する段階と、 上記ウェルの境界面上の窒化膜を選択的に蝕刻して第１
の開口を形成する段階と、 上記第１の開口の一部分を露出するホットレジストパタ
ーンを形成する段階と、 上記ホットレジストパターンを蝕刻防止膜として上記シ
リコン層を蝕刻して上記埋込み酸化膜を露出させて上記
第１の開口より小さい第２の開口を形成する段階と、 上記ホットレジストパターンを除去する段階と、 上記第１の開口および第２の開口の所定部分が上記埋込
み酸化膜と接する素子分離膜を形成する段階とを含んで
なる半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法であって、 上記素子分離膜を形成する段階の後、上記素子分離膜と
上記埋込み酸化膜の間に不純物注入領域を形成する段階
をさらに含んでなることを特徴とする製造方法。 - 【請求項１２】 請求項１０に記載の半導体装置の製造
方法であって、 上記シリコン層は単結晶シリコン層であることを特徴と
する製造方法。 - 【請求項１３】 請求項１１に記載の半導体装置の製造
方法であって、 上記不純物注入領域を形成する段階は、上記素子分離膜
の下部のシリコン層にイオン注入を行うことを含んでい
ることを特徴とする製造方法。 - 【請求項１４】 請求項１０に記載の半導体装置の製造
方法であって、 さらに、上記シリコン層の上にパッド酸化膜を形成する
段階を含んでいることを特徴とする製造方法。 - 【請求項１５】 多数のウェルをもつ半導体装置の製造
方法において、 シリコン基板の上に埋込み酸化膜とシリコン層を順に積
層する段階と、 上記シリコン層に多数のウェルを形成する段階と、 上記シリコン層の上に窒化膜を形成する段階と、 上記ウェルの境界面上の窒化膜を選択的に蝕刻して第１
の開口を形成する段階と、 上記第１の開口に素子分離膜を形成する段階と、 上記素子分離膜の所定領域と上記シリコン層を蝕刻して
第２の開口を形成して上記埋込み酸化膜の所定部分を露
出させる段階と、 上記第２の開口内に絶縁膜を形成する段階とを含んでな
る半導体装置の製造方法。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
方法であって、 上記第２の開口内に絶縁膜を形成する段階は、さらに、
上記ウェルの露出した側面に酸化膜を形成する段階を含
んでいることを特徴とする製造方法。 - 【請求項１７】 請求項１５に記載の半導体装置の製造
方法であって、 上記第２の開口内に形成される絶縁膜は、窒化膜とシリ
コン酸化膜のうちのいずれか一つであることを特徴とす
る製造方法。 - 【請求項１８】 請求項１５に記載の半導体装置の製造
方法であって、 上記シリコン層は単結晶シリコン層であることを特徴と
する製造方法。 - 【請求項１９】 請求項１５に記載の半導体装置の製造
方法であって、 さらに、上記シリコン層の上にパッド酸化膜を形成する
段階を含んでいることを特徴とする製造方法。 - 【請求項２０】 請求項１５に記載の半導体装置の製造
方法であって、 上記第１の開口に素子分離膜を形成する段階の後、上記
素子分離膜と上記埋込み酸化膜の間に不純物注入領域を
形成する段階をさらに含んでいることを特徴とする製造
方法。 - 【請求項２１】 請求項２０に記載の半導体装置の製造
方法であって、 上記不純物注入領域を形成する段階は、上記素子分離膜
の下部のシリコン層にイオン注入を行うことを含んでい
ることを特徴とする製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P26534 | 1996-06-29 | ||
| KR1019960026534A KR100233286B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074954A true JPH1074954A (ja) | 1998-03-17 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167683A Pending JPH1074954A (ja) | 1996-06-29 | 1997-06-24 | 半導体装置とその製造方法 |
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|---|---|
| US (1) | US5985733A (ja) |
| JP (1) | JPH1074954A (ja) |
| KR (1) | KR100233286B1 (ja) |
| CN (1) | CN1090383C (ja) |
| DE (1) | DE19727264B4 (ja) |
| GB (1) | GB2314970B (ja) |
| TW (1) | TW457645B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390903B1 (ko) * | 2000-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 장치의 에스램 셀 제조방법 |
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|---|---|---|---|---|
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-
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-
1997
- 1997-06-18 TW TW086108500A patent/TW457645B/zh not_active IP Right Cessation
- 1997-06-24 JP JP9167683A patent/JPH1074954A/ja active Pending
- 1997-06-25 GB GB9713427A patent/GB2314970B/en not_active Expired - Fee Related
- 1997-06-26 DE DE19727264A patent/DE19727264B4/de not_active Expired - Fee Related
- 1997-06-26 US US08/883,242 patent/US5985733A/en not_active Expired - Lifetime
- 1997-06-27 CN CN97111873A patent/CN1090383C/zh not_active Expired - Fee Related
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| KR100233286B1 (ko) | 1999-12-01 |
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| GB9713427D0 (en) | 1997-08-27 |
| DE19727264B4 (de) | 2005-12-08 |
| CN1090383C (zh) | 2002-09-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |