JPH05144933A

JPH05144933A - 半導体装置およびその製造方法

Info

Publication number: JPH05144933A
Application number: JP3303060A
Authority: JP
Inventors: Naotaka Hashimoto; 直孝橋本; Toshiaki Yamanaka; 俊明山中; Akihiro Shimizu; 昭博清水; Koji Hashimoto; 孝司橋本
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1993-06-11

Abstract

(57)【要約】【目的】素子の高集積化に優れた、キンクの生じない素
子分離構造およびその製造方法を提供する。【構成】素子分離領域に充填された導電膜は単一導電型
であり、導電膜は同一導電型のウェル２内では溝の底面
で基板１と接しており、他の導電型のウェル３内では配
線電極１５により電位が固定されている。【効果】製造工程を簡略化でき、メモリ素子の高集積化
を妨げることなくキンク電流を防止するなどの素子の安
定化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特に、高集積に不可欠な微細な素子分離
構造およびその製造方法に関する。

【０００２】

【従来の技術】これまでの素子分離は、主にＬＯＣＯＳ
(Local Oxidation of Silicon)に代表される選択酸化法
が用いられてきた。しかし素子領域の微細化に伴い、選
択酸化時に生じるバーズビークと呼ばれるフィールド酸
化膜の横方向への延びにより、素子領域の確保が困難と
なってきた。

【０００３】そのため、種々の素子分離技術が検討さ
れ、その一つとしてフィールド酸化を用いない、フィー
ルドシールド型がある。この断面構造を、図１２に示
す。本構造では、素子分離領域上に形成されたシールド
層３６によって素子分離領域の基板電位を固定してい
る。

【０００４】またその他、微細化には溝型素子分離が有
効であると考えられている。

【０００５】溝型素子分離には、溝内への充填物とし
て、絶縁膜と導電膜に大別される。前者の絶縁膜を充填
する方法は、主にエッチバック法が用いられ、後者の導
電膜を充填する方法は、エッチバックおよび溝の底面を
成長面とした選択成長法等がある。図１３に示す断面構
造は、特開平2−205340 号公報で論じられているフィー
ルド酸化前の構造であり、溝内に充填された導電膜３７
は溝底面で基板１と接することで電位が固定されてい
る。

【０００６】

【発明が解決しようとする課題】まず、図１２に示すフ
ィールドシールド型では、シールド層３６が半導体基板
１の主面より突出した形状をしているため、その後の配
線層の加工が困難となる。さらにシールド層３６と上層
との層間容量を軽減させるにはシールド層３６を覆うフ
ィールド酸化膜をさらに厚くする必要があり、前述の加
工性はさらに困難となり、素子の活性領域の減少が大き
くなる。

【０００７】つぎに溝型素子分離において、絶縁膜を溝
内に充填する方法には、ＭＯＳトランジスタのサブスレ
ッシュホールド特性にキンクが生じるという問題があ
る。この原因は、素子分離領域の絶縁膜内へ広がった電
位分布の影響により、素子端部におけるポテンシャルが
上昇することにある。これを解決するには、素子端部の
基板濃度を上げることが有効であるが、素子領域の微細
化に伴い、この基板濃度の高い領域を制御するのが困難
である。そのため、溝内に導電膜を充填し、素子分離領
域内への電位分布を抑制しようとする考えがある。

【０００８】この導電膜を溝内に充填する方法では、溝
内に充填された導電膜３７の電位が固定されていない場
合、他の配線電極や隣接する素子によって電位が変動
し、隣接する素子に悪影響をおよぼす可能性がある。こ
れは溝内側壁の絶縁膜が厚い場合には何ら問題はない
が、これでは絶縁膜を充填したようになり、キンクとい
う問題が生じる。このキンクという問題は、素子の微細
化に伴う基板濃度の上昇によって顕著となる。従来、こ
れについて何ら考慮されていなかった。そのため、溝内
に充填した導電膜の電位を固定する必要があり、配線電
極により行う方法が最も簡単であるが、そのための接続
穴の面積や配線を通す余裕が必要となり高集積化の妨げ
となる。これに対し、溝内で基板と導電膜を接触させる
ことにより電位を固定すれば、高集積化の妨げとはなら
ない。この断面構造の一例を図１３に示す。しかし、こ
の場合、相補正型の半導体装置ではｎとｐの領域がある
ため、溝内に充填する導電膜３７に関してもそれぞれの
半導体領域に合わせる必要がある。つまり、ｎ領域３で
はｎ型導電膜３７′を、ｐ領域２ではｐ型導電膜３７を
それぞれ溝内に充填する必要性がある。これではこの導
電膜型の作り分けのためにプロセスが複雑になるという
問題が生じる。

【０００９】

【課題を解決するための手段】素子分離領域の溝内に充
填する導電膜は一導電型とし、この導電膜は片方の導電
型領域でのみ溝内で基板と接続させ、他方の導電型領域
では配線電極によって電位を固定する。例えば、ＭＯＳ
メモリでは、最も高集積であるメモリ素子を形成する領
域と素子分離領域の溝内に充填する導電膜の導電型を同
一とする。つまり、主にメモリ素子はｎチャネルＭＯＳ
であり、その領域はｐ型である。従って、溝内に充填す
る導電膜はｐ型となる。この場合、ｐチャネルＭＯＳを
形成するｎ型領域では、素子分離領域の溝内導電膜の電
位固定は配線により行う。また、メモリ素子にｐチャネ
ルＭＯＳを使用する場合には、溝内に充填する導電膜は
ｎ型となり、ｎチャネルＭＯＳ領域における電位固定は
配線により行うものとする。さらに溝内に充填した導電
膜の不純物濃度を、基板表面よりも高くすることによ
り、導電膜表面に反転層が形成されることを更に抑制で
きる。

【００１０】

【作用】メモリ素子領域における溝内の充填物である導
電膜は溝内の一部で基板と接するため電位が基板電位に
固定される。また、他の導電型領域では、配線電極によ
り、溝内導電物の電位固定を行う。これにより溝内に充
填する導電膜は一導電型となるため、隣接する素子に影
響を与えることなくプロセスの簡略化が可能となる。

【００１１】

【実施例】以下、本発明の実施例を、図を用いて順に説
明する。

【００１２】図１は本発明の第一の実施例を表す断面図
である。これは、図２のレイアウト図の一例におけるＡ
−Ａ′の断面に対応している。ｐ型半導体基板１上に
は、それよりも濃度が二桁程度高いｐウェル２及びｎウ
ェル３が形成されており、その表面には素子領域とそれ
を分離するための素子分離領域が存在する。素子領域に
は、ゲート絶縁膜１０を介してゲート電極１１が存在
し、拡散層へは層間絶縁膜１４に形成された接続穴を介
して配線電極１５，２１，２２が形成されている。ここ
で素子分離領域で、溝内に充填された導電膜５はｐ型で
ｐウェル２内では溝の底面で基板と接しており、ｎウェ
ル３内では配線電極２２によって電位が固定されてい
る。これにより、溝内に充填された導電膜５はウェルの
電位に固定されることとなる。また、導電膜の側面は薄
い絶縁膜４によって覆われ、上面はフィールド酸化膜７
で覆われている。なお、それぞれのウェルの電位固定
は、ｐウェル２ではｐ型拡散層１３を介して配線電極２
１によって行われ、ｎウェル３ではｎ型拡散層１２を介
して配線電極２２によって行われている。つまり、配線
２１は接地線であり、配線２２は電源線である。ここで
ｐウェルとｎウェルの境界では、溝内導電膜５は接地電
位に固定されているが、ｐチャネルＭＯＳとの間にｎウ
ェルと同電位の拡散１２を設ければ問題はない。ここで
８および９は、埋込型チャネルストッパである。

【００１３】図２は本発明の第一の実施例を示す平面図
であり、インバータ回路を例にとっている。ここで配線
電極２０は入力端子であり、配線電極１５は出力端子で
ある。本実施例では、ｐチャネルＭＯＳ領域で、素子分
離領域１９内に充填された導電膜の電位を固定するため
に、接続穴１７が形成されている。この接続穴１７はウ
ェル３電位取り出しのためのｎ型拡散層１２（ガードバ
ンド）へもまたがるように形成されており、電源線２２
により互いの電位が固定されている。また、ｎチャネル
ＭＯＳ領域では、素子分離領域に充填された導電膜は図
１に示したように溝の底面で基板と接しているため、特
に素子分離領域１８に接続穴を開けて接地線２１で電位
を固定するようなことは行ってないが、ｐチャネルＭＯ
Ｓ領域と同様に接続穴を開けて電位固定を行うことも可
能である。ただし、本実施例のようにガードバンドが素
子に隣接してある場合には有効であるが、メモリ素子領
域のように素子とガードバンドが離れて存在する場合に
は、溝内導電膜の電位が不安定になるため、溝の底面で
基板と接触させ電位を固定する方法が有効であり、面積
も小さくできる。

【００１４】つぎに、図３から図８を用いて本発明の形
成工程を順を追って説明する。まず、図３に示すよう
に、例えば基板濃度が１０¹⁵／cm³程度のｐ型半導体基
板１上にイオン打ち込みと熱拡散により不純物濃度が１
０¹⁷／cm³程度のｐウェル２およびｎウェル３を形成す
る。このあと熱酸化により酸化膜２３を化学気相成長法
により耐酸化性絶縁膜である窒化珪素膜２４をそれぞ
れ、例えば、厚さ２０ｎｍ，２００ｎｍ形成したのち、
公知のリソグラフィ、および、ドライエッチングにより
パターニングを行い、素子領域に残存させたのち、これ
らの除去された素子分離領域へは、さらに反応性イオン
エッチングにより深さ４００ｎｍ程度の溝を形成する。

【００１５】つぎに図４に示すように、熱酸化を施すこ
とにより先ほど形成した溝内へ厚さ２０ｎｍ程度の熱酸
化膜４を形成したのち、ｎウェル領域３をレジスト膜２
５で覆い、ｐウェル２領域は窒化珪素膜２４をマスクと
しエッチングを施すことによりｐウェル２領域内の溝底
面の酸化膜を除去し、溝底面より半導体基板を露出させ
る。このあとレジスト膜２５を除去したのち、図５に示
すように、例えば、硼素を１０¹⁸／cm³以上添加した多
結晶シリコン膜を、例えば、厚さ５００ｎｍ程度堆積
し、公知のエッチバック技術により全ての溝内へｐ型導
電膜５を充填する。さらに、１０００℃程度の酸化雰囲
気中でフィールド酸化を施すことにより導電膜５上に厚
さ１００ｎｍ程度のフィールド酸化膜７を形成する。こ
の時、溝内の導電膜５と基板が接している個所では、硼
素が染みだし高濃度のｐ型領域６が形成される。

【００１６】つぎに、図６に示すように、レジスト２５
をマスクとしてｎチャネルＭＯＳ領域に硼素(Ｂ)を、例
えば、１００ｋｅＶで１０¹³／cm²程度注入し、埋込型
のチャネルストッパ８を形成する。また、これとは逆の
マスクパターンを用いて、ｐチャネルＭＯＳ領域には同
じように、例えば、リン(Ｐ)を注入しチャネルストッパ
９を形成する。この埋込型チャネルストッパの形成条件
は、素子分離領域の溝の深さやＭＯＳトランジスタの目
標性能によって異なってくる。

【００１７】このあと図７に示すように、基板表面に熱
酸化等で例えば厚さ１０ｎｍ程度のゲート絶縁膜１０を
形成し、ついでリンを添加した多結晶シリコン膜等で所
望の領域へゲート電極１１を形成する。さらに、レジス
トをマスクとしてｐチャネルＭＯＳのソース・ドレイン
拡散層およびｎチャネルＭＯＳのガードバンドに硼素
を、例えば、加速エネルギ５ｋｅＶ，ドーズ量２×１０
¹⁵／cm²程度でイオン注入しｐ型拡散層１３を形成す
る。また、これとは逆のマスクパターンを用いてｎチャ
ネルＭＯＳのソース・ドレイン拡散層およびｐチャネル
ＭＯＳのガードバンドにヒ素を、例えば、加速エネルギ
１５ｋｅＶ，ドーズ量２×１０¹⁵／cm²程度でイオン注
入しｎ型拡散層１２を形成する。

【００１８】さらに、図８に示すように、リンガラス等
で層間絶縁膜１４を形成した後、所望の領域へ図２で示
したような接続穴を開口し、アルミニウム(Ａｌ)等で配
線電極１５，２１，２２を形成する。ここで素子分離領
域に充填した導電膜５の電位固定のための接続穴（例え
ば図２−１７）は、他の拡散相上への接続穴に比べ深い
ため、拡散層への接続穴が素子分離領域へ近接している
場合、これとは個別に開口する必要がある。なぜなら
ば、拡散層への接続穴が素子分離領域上へ合わせずれに
より重なった場合、不必要な個所で拡散層と素子分離領
域内の導電膜が短絡する恐れがあるためである。そのた
め、これを回避する方法として、これらの接続穴を別の
ものとしてそれぞれ開口するか、全ての接続穴を、一
旦、浅い接続穴に合わせてエッチングしたのち、レジス
ト膜を残したまま浅い接続穴をさらにレジストで覆い深
い穴だけを追加エッチングすることで可能となる。

【００１９】本実施例によれば、素子分離領域の溝内に
充填した導電膜５はｐ型多結晶シリコンであり、導電膜
はｎチャネルＭＯＳ領域では溝の底面で基板と接してい
るため接地電位に固定され、ｐチャネルＭＯＳ領域では
配線電極２２にガードバンドが接続されているため電源
電位に固定される。これにより、通常ｐチャネルMOSは
周辺回路のみに使用されるため、個々のｐチャネルＭＯ
Ｓに隣接して素子分離領域の溝内導電膜５への接続穴を
形成しても素子の高集積化に対する障壁とはならない。
また、この場合、メモリ素子はｎチャネルＭＯＳで構成
されるが、溝内導電膜５はガードバンドと離れていても
溝の底面で基板と接しているため、電位の安定を妨げる
ことはなく高集積化が可能となる。

【００２０】上記の実施例では、素子分離領域内におけ
る溝側壁の絶縁膜を酸化膜４のみとしたが、図９(ａ)に
示すように、熱酸化等で酸化膜４を形成した後化学気相
成長法で、例えば、厚さ２０ｎｍ程度の窒化珪素膜２６
とし、(ｂ)に示すように窒化珪素膜２４をマスクとし選
択酸化を行いフィールド酸化膜７を形成する時点で、素
子領域端部２７では窒化珪素膜２６により横方向へのフ
ィールド酸化膜７の成長が阻止されるため、結晶欠陥発
生を抑制することができる。ここでは溝底面の絶縁膜を
除去していないが、本質的には素子表面側へは関与しな
いため、溝底面の絶縁膜がなくとも同様の効果を得るこ
とができる。

【００２１】つぎに図１０及び図１１を用いて、本発明
の第二の実施例を説明する。

【００２２】図１０は、ＭＯＳメモリにおけるチップレ
イアウトの一例を示したものである。ここでＭＯＳメモ
リは、主にチップ１０上でメモリ領域２９とこれに対し
てデータの出し入れを行う周辺回路３０によって構成さ
れている。本実施例では、素子分離領域における溝底面
において、メモリ領域２９では絶縁膜が除去されてお
り、周辺回路領域では絶縁膜が残存されている。第一の
実施例では、ｐチャネルＭＯＳの領域のみ溝底面の絶縁
膜を残存させたが、本実施例では周辺回路３０のみｎチ
ャネルＭＯＳ領域でも溝底面の絶縁膜を残存させた。こ
れは前でも述べたように、周辺回路３０ではある程度レ
イアウト的に余裕があるため、ｐウェル電位と溝内導電
膜の電位をｐチャネルＭＯＳ領域と同様の手法により固
定させることが可能なためである。なお、第一の実施例
と同様に、周辺回路領域３０で、ｎチャネルＭＯＳの素
子分離領域における溝内導電膜の電位を基板から取るこ
ともできる。これの詳細を図１１を用いて説明する。

【００２３】図１１は、積層型の容量を持つダイナミッ
クＲＡＭへ本発明を適用した場合の断面図の一例であ
る。ここで濃度が１０¹⁵／cm³程度のｐ型半導体基板１
上にはｎチャネルＭＯＳ領域に濃度が１０¹⁷／cm³程度
のｐウェル２が形成され、その内部にはチャネルストッ
パ８が形成されている。また、素子分離領域の溝内には
側壁を絶縁膜４で覆うようにｐ型導電膜５が埋め込ま
れ、その上面には厚さ100ｎｍ程度のフィールド酸化膜
が形成されている。ここでこの導電膜５は、メモリセル
領域では溝の底面で基板１と接することで電位が固定さ
れており、周辺回路領域では配線電極３５によってガー
ドバンドであるｐ型拡散層１３′と接続されることで電
位が固定されている。本実施例では周辺回路領域におけ
るｎチャネルＭＯＳトランジスタの素子分離領域の溝内
導電膜の電位を配線電極によって固定したが、メモリ領
域と同様に溝の底面で基板と接触させることにより電位
を固定してもよい。

【００２４】なお、素子領域では、ゲート酸化膜１０を
介してゲート電極１１が存在し、これをマスクとしてソ
ース・ドレイン拡散層１２が形成されている。ここでメ
モリセル領域のＭＯＳトランジスタのドレイン拡散層に
は、層間絶縁膜１４に形成された接続穴を介してデータ
線３４が接続されており、ソース拡散層には蓄積容量の
下部電極３２が接続され、その上部には蓄積容量の上部
電極３３が形成されている。なお、３１はワード線であ
る。

【００２５】本実施例によれば、メモリセル領域で溝内
に充填されたｐ型導電膜５は溝の底面で基板１と接する
ことで電位が固定されるため、電位固定のための配線電
極が必要なく高集積化を妨げるようなことはない。本実
施例ではメモリセル内トランジスタをｎチャネルＭＯＳ
で構成したが、これをｐチャネルＭＯＳとした場合、メ
モリ素子が形成される領域はｎウェルとなるため、素子
分離領域の溝内に充填される導電膜５はｎ型となる。

【００２６】なお、本発明の実施例は、ダイナミックＲ
ＡＭだけに留まらず、他の半導体集積回路装置への適用
も可能である。

【００２７】

【発明の効果】本発明によれば、溝内に充填する高濃度
導電膜を単一導電型とすることで工程の簡略化が図れ、
メモリセル領域では溝内導電膜の電位を基板側から取る
ことによって高集積化が可能となる。さらに溝内に充填
された導電膜の電位が固定されることにより、素子の安
定性が増す。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す断面図。

【図２】本発明の第一の実施例の平面図。

【図３】本発明の第一の実施例の第一形成工程の断面
図。

【図４】本発明の第一の実施例の第二形成工程の断面
図。

【図５】本発明の第一の実施例の第三形成工程の断面
図。

【図６】本発明の第一の実施例の第四形成工程の断面
図。

【図７】本発明の第一の実施例の第五形成工程の断面
図。

【図８】本発明の第一の実施例の第六形成工程の断面
図。

【図９】本発明の補足説明図。

【図１０】本発明の第二の実施例の平面図。

【図１１】本発明の第二の実施例を示す断面図。

【図１２】従来構造（フィールドシールド）の断面図。

【図１３】従来構造（選択成長）の断面図。

【符号の説明】

１…ｐ型シリコン基板、２…ｐウェル、３…ｎウェル、
４…絶縁膜、５…ｐ型多結晶シリコン、６…ｐ型染み出
し層、８…ｐ型埋込層、９…ｎ型埋込層、１０…ゲート
酸化膜、１１…ゲート電極、１２…ｎ型拡散層、１３…
ｐ型拡散層、１４…層間絶縁膜、１５…配線電極、２１
…接地線、２２…電源線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体基板主面は該半導体基
板より不純物濃度が高い第一導電型領域並びに第二導電
型領域によって区画され、各領域上には半導体素子が形
成され、各半導体素子は前記主面に対しほぼ垂直の面を
持つ溝型素子分離で各々が電気的に絶縁されており、前
記溝型素子分離内に導電膜が充填されその表面が絶縁膜
で覆われている半導体装置において、前記溝内に充填さ
れた導電膜の導電型は記憶素子が形成される領域のウェ
ルと同じ導電型であり、少なくとも記憶素子が形成され
ている領域では前記溝内の導電膜は溝内の一部で基板と
接することで電位が固定されており、他の領域で溝内に
充填された導電膜は配線電極により電位が固定されるこ
とを特徴とする半導体装置。
【請求項２】請求項１において、溝内に充填された導電
膜の少なくとも表面の不純物濃度は、基板主面表面のそ
れと同等かそれよりも高い半導体装置。
【請求項３】請求項１において、前記第一導電型の半導
体基板上にイオン注入と熱拡散により前記半導体基板よ
り不純物濃度が高い第一導電型領域並びに第二導電型領
域を形成する第一の工程と、前記各領域表面に熱酸化膜
ならびに耐酸化性絶縁膜を形成しさらに素子分離領域の
該絶縁膜を除去し半導体基板を露出させて溝を形成する
第二の工程と、前記溝内に絶縁膜を形成した後、少なく
とも記憶素子が形成される導電型以外の領域をレジスト
膜で覆いエッチングを施すことにより記憶素子領域の溝
底面の前記絶縁膜を除去する第三の工程と、全溝内に前
記第一導電型の導電膜を充填する第四の工程と、ついで
前記溝内の導電膜上にフィールド絶縁膜を形成する第五
の工程とを含む半導体装置の製造方法。
【請求項４】請求項３において、前記溝内の前記絶縁膜
が少なくとも酸化膜および耐酸化性絶縁膜からなる半導
体装置の製造方法。