JPH0629485A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629485A JPH0629485A JP4074485A JP7448592A JPH0629485A JP H0629485 A JPH0629485 A JP H0629485A JP 4074485 A JP4074485 A JP 4074485A JP 7448592 A JP7448592 A JP 7448592A JP H0629485 A JPH0629485 A JP H0629485A
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
層に対して簡単に電位を供給でき、かつ容易に形成でき
る構造を持つ半導体装置およびその製造方法を提供しよ
うとするものである。 【構成】 P型シリコン基板(10)内に形成されたN型領
域(18)と、基板(10)内に形成されたトレンチ群(121 〜
124 )と、トレンチ群(121 〜124 )を成す各トレンチ
の少なくとも底から基板(10)内に形成されて互いに接触
して配線層(16)を成し、N型領域(18)にも接触するN型
領域群(141 〜144 )と、N型領域(18)に電気的に接続
され、N型領域(18)を介してN型領域群(141 〜144 )
に所定の電位を与える電極(20)と、を具備することを主
要な特徴としている。このような装置であると、基板(1
0)内に形成された配線層(16)に対する電位の供給がN型
領域(18)を介して行なわれるので、タ−ミナル・トレン
チ形成等、特殊な工夫を必要としない。従って、容易に
形成することができる。
Description
の製造方法に係わり、特に半導体基板の内部に配線層を
持つ半導体装置およびその製造方法に関する。
半導体装置としては、“A 4.2 μm2 Half-Vcc Sheath-P
late Capacitor DRAM Cell with Self-Aligned Buried
Plate-Wiring.T.Kaga et al,International Electron D
evices Meeting Technical Digest,1987, p332 〜p33
5”に開示されているダイナミック型RAMセルや、“H
alf-Vcc Sheath-Plate Capacitor DRAM Cell with Self
-Aligned Buried Plate Wiring.T.Kaga et al,IEEE TRA
NSACTIONS ON ELECTRON DEVICES VOL.35,NO.8,August 1
988,p1257〜p1263 ”に開示されているダイナミック型
RAMセルがある。
トレンチの底からそれぞれP型基板内に拡散形成された
N型拡散層を持ち、そして、N型拡散層はそれぞれ互い
に接触することにより基板の内部で配線層を構成してい
る。上記セルにおける配線層は、キャパシタのプレ−ト
電極に電位を与える配線として機能している。
の内部に形成されるため、その配線層へ電位を与えるに
は、例えばトレンチの一つを電位供給用のタ−ミナルと
して機能させるような特殊な工夫が必要である。上記セ
ルでは、次のようにして、トレンチの一つをタ−ミナル
(以下タ−ミナル・トレンチと称す)として機能させて
いる。
パシタ”を構成するために、酸化膜が形成されている。
この酸化膜を、タ−ミナル・トレンチにおいては写真蝕
刻法を用いて除去するようにし、タ−ミナル・トレンチ
では、トレンチ周囲の全面にN型拡散層が形成されるよ
うにする。そして、このN型拡散層に、その他の各トレ
ンチの底からP型基板内に拡散形成された配線層となる
N型拡散層を接触させる。配線層となるN型拡散層への
電位供給は、トレンチ周囲の全面から形成された拡散層
から行われる。
基板の内部に配線層を持つ半導体装置では、その配線層
に電位を与えることが容易ではなく、例えばタ−ミナル
・トレンチを形成する等、特殊な工夫をして電位を与え
ているのが実情である。このため、写真蝕刻工程が増加
する等、工程が繁雑化する問題がある。特にタ−ミナル
・トレンチの形成に際しては、トレンチ側面の酸化膜を
選択して除去するため、タ−ミナル・トレンチよりレジ
ストを除去する必要がある。この時、レジストが完全に
除去されずに、タ−ミナル・トレンチ内に残留してしま
う確率が非常に高い。レジストがトレンチ内に残ると、
酸化膜が完全に除去されずに残留するようになり、この
残留酸化膜が拡散マスクとなって拡散不良等を発生させ
る。拡散不良が発生すると、配線層とタ−ミナルとの接
触抵抗が増加する等の問題を生ずる。さらに、レジスト
がトレンチ内に残ると、このレジストに含まれた有害不
純物(重金属等)が装置内に拡がり、装置が不純物によ
って汚染されてしまう、という恐れもある。
たもので、その目的は、半導体基体内に形成された配線
層に対して簡単に電位を供給でき、かつ容易に形成でき
る構造を持つ半導体装置およびその製造方法を提供する
ことにある。
装置は、第1導電型の半導体基体内に形成された第2導
電型の第1の半導体領域と、前記基体内に形成されたト
レンチ群と、前記トレンチ群を成す各トレンチの少なく
とも底から前記基体内に形成されて互いに接触して配線
層を成し、前記第1の半導体領域にも接触する第2導電
型の第2の半導体領域群と、前記第1の半導体領域に電
気的に接続された、前記第1の半導体領域を介して前記
第2の半導体領域群に所定の電位を与える電極と、を具
備することを特徴としている。
成され、かつ互いに接触して配線層を成す第2の半導体
領域群を、第1の半導体領域に接触させている。第1の
半導体領域には、この第1の半導体領域を介して第2の
半導体領域群に所定の電位を与える電極が設けられてお
り、第2の半導体領域群への電位の供給を、基体内に形
成された第1の半導体領域から行うことができる。従っ
て、タ−ミナル・トレンチ形成等、特殊な工夫を行わな
くても、第2の半導体領域群へ電位を供給できるように
なる。従って、容易に形成できる構造となる。例えばタ
−ミナル・トレンチの工程(写真蝕刻工程)を省略でき
ることからは、トレンチ内へのレジスト残留の問題も解
消され、装置の歩留りの低下、拡散不良による配線層と
タ−ミナルとの接触抵抗増加、装置の不純物汚染等の問
題を改善することができる。このため、歩留りの向上
や、装置の信頼性の向上等の効果が得られる。
導体領域を形成するだけで済み、例えばトレンチ内から
レジストを除去することに比べて簡単である。また、第
1の半導体領域は、例えばウェルや深い拡散層(deep d
iffusion)と同一の工程で形成することも可能であり、
工程を増加させずに得ることもできる。
り説明する。図1は、この発明の第1の実施例に係わる
半導体装置の断面図である。
基板10内には、トレンチ121 〜124 が形成されて
いる。基板10内には、トレンチ121 〜124 の底か
らそれぞれイオン注入法や不純物の拡散により形成され
たN型拡散層141 〜144が形成されている。N型拡
散層141 〜144 は互いに接触することにより電気的
に接続され、これにより、基板10内に形成された埋込
型配線層16を構成している。更に基板10内には、イ
オン注入法や基板10の表面から不純物を拡散すること
により形成されたN型領域18が形成されている。N型
領域18は、電極層20に電気的に接続されるととも
に、配線層16にも電気的に接続されている。また、特
に図示はしないが、トレンチ121 〜124 内には、1
つの電極を配線層16に電気的に接続するキャパシタ
や、ソ−スまたはドレインの一方を配線層16に電気的
に接続した絶縁ゲ−ト型FET(例えばMOSFET)
等の素子が形成される。
6の電位は、電極層20からN型領域18を介して供給
される。このため、従来のように、タ−ミナル・トレン
チ等、特殊な構造を形成しなくても、配線層16への供
給が可能である。また、N型領域18は、例えばトレン
チ内からのレジストを除去等、難易な工程を経なくて
も、イオン注入法、あるいは基板10表面からの不純物
の拡散等により形成できるので、その形成が容易であ
る。従って、製造ミスの発生を減少させることができ、
装置の歩留りを下げることもない。また、N型領域18
は、例えば図示せぬN型ウェル領域、あるいは縦型バイ
ポ−ラトランジスタで用いられるN型コレクタ取り出し
領域と同時に形成できる。このため、N型領域18を、
N型ウェル領域、あるいはN型コレクタ取り出し領域と
同時に形成すれば、工程数の増加を抑えることができ
る。図2は、この発明の第2の実施例に係わる半導体装
置の断面図である。図2に示すように、N型領域18内
に、少なくとも1つのトレンチ120 が形成されるよう
にしても良い。
120 〜124 を形成する際、マスクずれが発生したと
しても、N型領域18と配線層16とを接触させること
ができ、N型領域18と配線層16との電気的な導通を
常に確保できる。
導体装置について説明する。第3の実施例は、この発明
に係わる半導体装置を、シ−ス型キャパシタを有し、周
辺回路をCMOS回路にて構成したダイナミック型RA
Mに用いた例である。
断面図で、図3(b)は埋込型配線層接続部b近傍の拡
大図、図3(c)はシ−ス型キャパシタ部c近傍の拡大
図である。図4(a)、(b)、(c)〜図10
(a)、(b)、(c)は、その装置を主要な工程毎に
示した断面図である。以下、第3の実施例に係わる装置
をその製造方法とともに以下に説明する。
P型シリコン基板10内に深いN型ウェル181 、18
2 を、例えばイオン注入法を用いて形成する。次いで、
基板10内にN型ウェル22およびP型ウェル241 、
242 をそれぞれ、例えばイオン注入法を用いて形成す
る。次いで、基板10上にフィ−ルド酸化膜26を、例
えばLOCOS法を用いて形成する。
基板10上に薄いシリコン酸化膜(SiO2 )28を、
熱酸化法あるいはCVD法を用いて形成する。次いで、
酸化膜28上にシリコン窒化膜(SiNX )30を、例
えばCVD法を用いて形成する。次に、基板10内に深
さ3μm程度のトレンチ120 〜123 を、写真蝕刻法
およびRIE法を用いて形成する。トレンチ120 〜1
23 は、基板10の特にメモリセルアレイ形成部、すな
わち、P型ウェル241 が形成された領域に形成され、
フィ−ルド酸化膜26のエッジ、およびP型ウェル24
1 を貫通して基板10に達するように形成される。ま
た、少なくとも1つのトレンチ(図中では240 )は、
深いN型ウェル181 内に形成される。次いで、基板1
0の上方全面に約50nmの厚みを有するシリコン酸化
膜(SiO2 )を、例えばCVD法を用いて形成する。
次いで、このシリコン酸化膜を、RIE法を用いてエッ
チバックすることによりトレンチ120 〜123 の側面
上のみに残す。これにより、約50nmの厚みを有する
シリコン酸化膜で成るシ−ス32が形成される。次い
で、トレンチ120 〜123 の底より基板10内に、例
えばイオン注入法を用いてN型不純物、例えばリン
(P)をド−ズ量1×1016cm-2程度で打ち込む。こ
れにより、トレンチ120 〜123 の底に露呈する基板
10内には、N型不純物注入領域340 〜343 が得ら
れる。このイオン注入工程は、図示せぬホトレジストを
マスクに用いる、あるいは窒化膜30や側壁絶縁膜32
をマスクに用いるかのうち、いずれかで行われる。
基板10の上方全面にリンがド−プされたN型ポリシリ
コン膜を、例えばCVD法を用いて形成する。次いで、
熱処理することにより、注入領域340 〜343 に存在
するリンを活性化させ、N型拡散層140 〜143 を形
成する。これらの拡散層140 〜143 は互いに接触す
るように基板10内に拡散されることにより、埋込型配
線層16を成す。また、配線層16は、深いN型ウェル
181 にも接触させることにより、配線層16とN型ウ
ェル181 とを互いに電気的に導通される。次いで、基
板10の上方全面にホトレジストを塗布する。次いで、
全面露光によりホトレジストをトレンチ120 〜123
内の途中まで露光する。次いで、ホトレジストの露光部
分を除去する。これにより、トレンチ120 〜123 内
の途中まで埋め込まれたホトレジスト層36が得られ
る。次いで、ホトレジスト層36をマスクに用いてポリ
シリコン膜を除去する。これにより、トレンチ120 〜
123 内の途中まで形成されたポリシリコン膜380 〜
383 が得られる。ポリシリコン膜380 〜383 は配
線層16に電気的に接続されており、将来、シ−ス型キ
ャパシタのプレ−ト電極となる。
ホトレジスト層36を除去した後、ポリシリコン膜38
0 〜383 上に酸化膜換算で約5nmの厚みを有する酸
化膜(SiO2 )および窒化膜(SiNX )で成る積層
絶縁膜40を、例えばCVD法、あるいは熱酸化法/熱
窒化法等を用いて形成する。積層膜40は将来、シ−ス
型キャパシタの誘電体膜となる。次いで、基板10の上
方全面にリンがド−プされたN型ポリシリコン膜を、例
えばCVD法を用いて形成する。次いで、このポリシリ
コン膜をトレンチ120 〜123 内の途中まで残置する
ようにエッチバックする。これにより、ポリシリコン膜
420 〜423 が得られる。このポリシリコン膜420
〜423 は将来、シ−ス型キャパシタのストレ−ジ・ノ
−ド電極となる。次いで、基板10の上方全面にホトレ
ジスト44を塗布する。次いで、ホトレジスト44のう
ち、将来ストレ−ジ・ノ−ド接続部となる部分に窓46
1、462 を形成する。次いで、ホトレジスト44およ
びポリシリコン膜422 、423 をマスクに用いて、例
えばRIE法によりシ−ス(SiO2 )32および積層
絶縁膜40を部分的に除去する。これにより、トレンチ
122 、123 の側面にP型ウェル241 が露呈したス
トレ−ジ・ノ−ド接続部481 、482 が形成される。
ホトレジスト44を除去した後、接続部481 、482
よりP型ウェル241 内に、例えばイオン注入法を用い
てN型不純物、例えばリン(P)を打ち込む。これによ
り、P型ウェル241 内にN型領域501 、502 が得
られる。次いで、基板10の上方全面にリンがド−プさ
れたN型ポリシリコン膜を、例えばCVD法を用いて形
成する。次いで、このポリシリコン膜をトレンチ120
〜123 内の途中まで残置するようにエッチバックす
る。これにより、ポリシリコン膜520 〜523 が得ら
れる。N型領域501 とポリシリコン膜422 、および
N型領域502 とポリシリコン膜423 はそれぞれ、ポ
リシリコン膜522 、523 を介して電気的に接続され
る。尚、N型領域501 、502 はそれぞれ、ポリシリ
コン膜522 、523 からの不純物拡散によって形成さ
れても良い。
窒化膜30をマスクとして用いて、ポリシリコン膜52
0 〜523 の表面領域を、例えば熱酸化法により酸化
し、シリコン酸化膜(SiO2 )540 〜543 を形成
する。これにより、トレンチ120 〜123 の周囲には
サヤ状に酸化膜が形成されることとなり、キャパシタ
は、サヤ状の酸化膜で覆われたトレンチ120 〜123
の内部に形成された形(シ−ス型)となる。
に、酸化膜28、窒化膜30および積層絶縁膜40の露
出している部分を除去する。次いで、N型ウェル22お
よびP型ウェル241 、242 等における素子形成領域
表面を例えば熱酸化することにより、ゲ−ト酸化膜(S
iO2 )56、581 、582 をそれぞれ形成する。次
いで、基板10の上方全面に、例えばN型ポリシリコン
あるいはシリサイド等で成る導電層を、例えばCVD法
を用いて形成し、この導電層をパタ−ニングすることに
より、メモリセルアレイ領域上にワ−ド線601 〜60
3 、および周辺回路領域上にゲ−ト621 、622 をそ
れぞれ形成する。次いで、レジスト(図示せず)等をマ
スクに用いて、P型ウェル241 、242 内にそれぞれ
N型不純物、例えばリンをイオン注入し、セルトランジ
スタのN型ソ−ス領域701 、702 、N型ドレイン領
域703 、周辺回路用Nチャネル型MOSFETのN型
ソ−ス/ドレイン領域721 、722 、並びにN型コン
タクト領域761 、762 を形成する。この時、N型ソ
−ス領域701 、702 はそれぞれ、N型領域501、
502 と接触することにより、互いに電気的に接続され
る。次いで、上記レジストを除去した後、新たなレジス
ト(図示せず)等形成し、このレジストをマスクに用い
て、N型ウェル22にP型不純物、例えばボロンをイオ
ン注入し、周辺回路用Pチャネル型MOSFETのP型
ソ−ス/ドレイン領域741 、742 、並びにP型コン
タクト領域781 、782 を形成する。
基板10上方に、例えばCVD法を用いて、シリコン酸
化膜(SiO2 )等で成る層間絶縁膜80を形成する。
次いで、層間絶縁膜80内に、N型ドレイン領域703
等に通じるコンタクト孔を形成する。次いで、層間絶縁
膜80上に、例えばシリサイドあるいはアルミニウム合
金等の導電層を、例えばCVD法あるいはスパッタ法等
を用いて形成し、この導電層をパタ−ニングすることに
より、ビット線等の配線層82を形成する。次いで、配
線層82を覆うように層間絶縁膜80上に、例えばCV
D法を用いて、シリコン酸化膜(SiO2 )等で成る層
間絶縁膜84を形成する。次いで、層間絶縁膜80、8
4内に、N型コンタクト領域761 、762 、P型コン
タクト領域781 、782 等に通じるコンタクト孔を形
成する。次いで、層間絶縁膜84上に、例えばアルミニ
ウム合金等の導電層を、例えばスパッタ法等を用いて形
成し、この導電層をパタ−ニングすることにより、配線
層16へ電位を供給する電極層20、各種配線層861
〜863 、各ウェルへ電位を供給する電極層881〜8
83 等を形成する。以上のような工程を経ることによ
り、この発明の第3の実施例に係わる装置が製造され
る。
イナミック型RAMによれば、N型ウェル181 を介し
て配線層16へ所定の電位、例えばハ−フVCCレベル
電位等を供給することができる。また、その製造に際し
ては、この種の従来装置で問題となっていた、タ−ミナ
ル・トレンチを形成するための工程を省略することがで
きる。これにより、タ−ミナル・トレンチの側面から酸
化膜を除去するための写真蝕刻工程が無くなり、残留酸
化膜の問題が解消され、配線層とタ−ミナルとの接触抵
抗が増加する等の問題を改善できる。さらに、上記の工
程では、レジストがトレンチ内に残留する確率も、従来
装置の工程に比べ減少させることができ、不純物汚染の
問題も改善できる。
ク型RAMは、例えば“Process Technologies for A H
igh Speed 16MDRAM with Trench Type Cell ,S Yoshik
awaet al.,Symposium on VLSI Technology Digest of
Technical Papers,1989,p67〜p68 ”に紹介されている
ダイナミック型RAMと同等の効果を得られるように動
作させることもできる。
ミック型RAMでは、P型シリコン基板10内に深いN
型ウェル182 が形成されているので、電極層881 に
は電位Vbbを、電極層882 には電位Vcc(電源電
圧)を、電極層883 には電位Vssを、電極層20に
は電位Vcc/2(プレ−ト電位)をそれぞれ供給する
ことによって、トリプルウェル構造のダイナミック型R
AMと同様な動作が可能となる。
ナミック型RAMに、上記のような電位を供給すれば、
トリプルウェル構造とほぼ等価な動作状態を得ることが
でき、回路パフォ−マンスが向上する、という効果を得
ることができる。
ば、半導体基体内に形成された配線層に対して簡単に電
位を供給でき、かつ容易に形成できる構造を持つ半導体
装置およびその製造方法を提供できる。
装置の断面図。
装置の断面図。
装置の断面図。
装置の主要な第1の工程における断面図。
装置の主要な第2の工程における断面図。
装置の主要な第3の工程における断面図。
装置の主要な第4の工程における断面図。
装置の主要な第5の工程における断面図。
装置の主要な第6の工程における断面図。
導体装置の主要な第7の工程における断面図。
140 〜144 …N型拡散層、16…埋込型配線層、1
8、181 、182 …深いN型領域(ウェル)、20…
電極層、22…N型ウェル、241 、242 …P型ウェ
ル、26…フィ−ルド酸化膜、28…シリコン酸化膜、
30…シリコン窒化膜、32…シ−ス(シリコン酸化
膜)、340 〜343 …N型不純物注入領域、36…ホ
トレジスト層、380 〜383 …ポリシリコン膜(プレ
−ト電極)、40…積層絶縁膜(誘電体膜)、420 〜
423 …ポリシリコン膜(ストレ−ジ・ノ−ド電極)、
44…ホトレジスト、461 、462 …窓、481 、4
82 …ストレ−ジ・ノ−ド接続部、501 、502 …N
型領域、520 〜523 …ポリシリコン膜、540 〜5
43 …シリコン酸化膜、56…ゲ−ト酸化膜、581 、
582 …ゲ−ト酸化膜、601 〜603 …ワ−ド線、6
21 、622 …ゲ−ト、701 、702 …N型ソ−ス領
域、703 …N型ドレイン領域、721 、722 …N型
ソ−ス/ドレイン領域、741 、742 …P型ソ−ス/
ドレイン領域、761 、762 …N型コンタクト領域、
781 、782 …P型コンタクト領域、80…層間絶縁
膜、82…配線層(ビット線)、84…層間絶縁膜、8
61 〜863 …配線層、881 〜883 …電極層。
Claims (5)
- 【請求項1】 第1導電型の半導体基体と、 前記基体内に形成された第2導電型の第1の半導体領域
と、 前記基体内に形成されたトレンチ群と、 前記トレンチ群を成す各トレンチの少なくとも底からそ
れぞれ前記基体内に形成され、互いに接触して配線層を
成し、前記第1の半導体領域にも接触する第2導電型の
第2の半導体領域群と、 前記第1の半導体領域に電気的に接続された、前記第1
の半導体領域を介して前記第2の半導体領域群に所定の
電位を与える電極とを具備することを特徴とする半導体
装置。 - 【請求項2】 前記トレンチ群の一部が、前記第1の半
導体領域内に形成されていることを特徴とする請求項1
に記載の半導体装置。 - 【請求項3】 前記第1の半導体領域はウェルで成るこ
とを特徴とする請求項1あるいは請求項2いずれかに記
載の半導体装置。 - 【請求項4】 前記トレンチ群を成す各トレンチ内に
は、前記第2の半導体領域群に電気的に接続される素子
の一電極として機能する導電層が形成されていることを
特徴とする請求項1乃至請求項3いずれかに記載の半導
体装置。 - 【請求項5】 第1導電型の半導体基体内に第2導電型
の第1の半導体領域を形成する工程と、 前記基体内にトレンチ群を形成する工程と、 前記トレンチ群を成す各トレンチの少なくとも底から前
記基体内に第2導電型の不純物を導入し、前記基体内に
第2導電型の第2の半導体領域群を形成する工程と、 前記不純物を拡散させ、前記第2の半導体領域群を互い
に接触させるとともに、前記第1の半導体領域にも接触
させる工程と、 前記第1の半導体領域に電気的に接続され、前記第1の
半導体領域を介して前記第2の半導体領域群に所定の電
位を与える電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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KR1019930004868A KR0178800B1 (ko) | 1992-03-30 | 1993-03-27 | 반도체 장치 및 그 제조 방법 |
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DE69331534T DE69331534T2 (de) | 1992-03-30 | 1993-03-30 | Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung |
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