DE69331534T2 - Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung - Google Patents
Halbleiter-Speicherbauteil und Verfahren zu seiner HerstellungInfo
- Publication number
- DE69331534T2 DE69331534T2 DE69331534T DE69331534T DE69331534T2 DE 69331534 T2 DE69331534 T2 DE 69331534T2 DE 69331534 T DE69331534 T DE 69331534T DE 69331534 T DE69331534 T DE 69331534T DE 69331534 T2 DE69331534 T2 DE 69331534T2
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- trenches
- semiconductor region
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 95
- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 53
- 239000003990 capacitor Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 238000005253 cladding Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
- Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und ein Verfahren zum Herstellen desselben und insbesondere eine Halbleitereinrichtung mit einer integrierten Verdrahtungsschicht und ein Verfahren zum Herstellen desselben.
- Insbesondere enthält die Halbleitereinrichtung:
- ein Halbleitersubstrat eines ersten Leitungstyps;
- ein erstes Halbleitergebiet eines zweiten Leitungstyps, gebildet in dem Halbleitersubstrat, wobei das erste Halbleitergebiet ein tiefes wannenartiges Gebiet ist;
- eine Vielzahl von Gräben, gebildet angrenzend zueinander mit vorgegebener Tiefe und Intervallen in dem Halbleitersubstrat;
- eine Vielzahl zweite Halbleitergebiete des zweiten Leitungstyps, jeweils gebildet ausgehend von zumindest der Unterseite eines entsprechenden der Vielzahl der Gräben in das Halbleitersubstrat, wobei die zweiten Halbleitergebiete einander kontaktieren, zum Bilden einer Verdrahtungsschicht, und ebenso in Kontakt zu dem ersten Halbleitergebiet stehen, und eine Elektrode, elektrisch verbunden mit dem ersten Halbleitergebiet, zum Anlegen eines vorgegebenen Potentials an die zweiten Halbleitergebiete über das erste Halbleitergebiet. Eine derartige Halbleitereinrichtung ist in GB-A-2 215 913 offenbart.
- Eine Grabenkondensatorstruktur zum Zuführen eines Potentials zu den Plattenelektroden aneinandergrenzender Grabenkondensatoren ist bekannt aus JP-A-63 136 559.
- Es wird auch auf GB-A-2 199 695 Bezug genommen, die einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) offenbart, mit einer Peripheriesteuerschaltung in einer seichten Wanne desselben Leitungstyps wie des Substrats.
- Übliche Beispiele einer Halbleitereinrichtung mit einer Verdrahtungsschicht in einem Halbleitersubstrat sind eine dynamische RAM Zelle, offenbart in "Eine 4.2 um² Halb-Vcc Umhüllungsplatten-Kondensator-DRAM-Zelle mit selbstausrichtender vergrabener Plattenverdrahtung", T. Kaga et al., International Electron Devices Meeting Technical Digest, 1987, Seiten 332 bis 335, sowie eine dynamische RAM Zelle, offenbart in "Halbleiterspeicher mit einem Grabenkondensator, gebildet mit Umhüllungselektrode", US Patent 4,918,502 für T. Kaga et al..
- Jede DRAM Zelle, die in der obigen Literatur offenbart ist, hat eine N-Typ Diffusionsschicht, gebildet durch Diffusion in einem P-Typ Substrat, ausgehend von der Unterseite jedes Grabens, gebildet in dem P-Typ Substrat. Diese N-Typ Diffusionsschichten sind elektrisch miteinander durch Kontaktieren miteinander verbunden, um hierdurch eine Verdrahtungsschicht innerhalb des Substrats zu bilden. Diese Verdrahtungsschicht bei der obigen DRAM Zelle dient als Draht zum Anlegen eines Potentials an die Plattenelektrode eines Kondensators. In dieser DRAM Zelle wird jedoch die Verdrahtungsschicht in dem Substrat gebildet. Demnach erfordert das Anlegen eines Potentials an diese Verdrahtungsschicht einen spezifischen Entwurf: einer der Gräben dient als exklusiver Anschluss für die Potentialzuführung. Aus diesem Grund wird in der obigen Zelle bewirkt, dass ein Graben als ein Anschluss (auf dem als ein "Anschlussgraben" hiernach Bezug genommen wird) wie folgt dient. Ein Oxidfilm wird an den Seitenwänden eines Grabens gebildet, zum Bilden eines sogenannten "Umhüllungskondensators". Bei dem Anschlussgraben wird dieser Oxidfilm durch Photolithographie entfernt, und es wird eine N-Typ Diffusionsschicht auf den gesamten Oberflächen des Grabens gebildet. Diese N-Typ Diffusionsschicht wird in Kontakt mit N-Typ Diffusionsschichten gebildet, die durch Diffusion von der Unterseite der anderen Gräben gebildet ist, um zusammen als eine Verdrahtungsschicht zu dienen. Ein Potential wird zu diesen N-Typ Diffusionsschichten zugeführt, die als eine Verdrahtungsschicht dienen, von der Diffusionsschicht, die an den gesamten Oberflächen des Terminalgrabens gebildet sind. Die Einrichtung dieses Typs ist beschrieben, z. B., in USP 4,918,50&sub2; unter Bezug auf die Fig. 10D bis 10N.
- Bei einer Halbleitereinrichtung mit einer Verdrahtungsschicht in einem Halbleitersubstrat ist es nicht einfach, ein Potential zu der Verdrahtungsschicht anzulegen. Zum Zuführen eines Potentials wird demnach ein spezieller Entwurf verwendet, beispielsweise die Bildung eines Anschlussgrabens 1, wie in Fig. 1 und 2 gezeigt. Dies erfordert einen zusätzlichen Photolithographieschritt oder dergleichen, und das Ergebnis ist Komplexität bei dem gesamten Fabrikationsprozess. Insbesondere beim Bilden des Anschlussgrabens 1 ist ein Resist 5 von dem Anschlussgraben 1 zu entfernen, für ein selektives Entfernen eines Oxidfilms 6 an den Seitenoberflächen des Grabens 1. In diesem Fall wird dann, wenn eine Fehlausrichtung der Muster auftritt, wie durch einen Resistfilmstrich in Fig. 1 angezeigt, ein abgetrennter Abschnitt 8a zwischen einer N-Typ Diffusionsschicht 8 um den Anschlussgraben 1 und einer N-Typ Diffusionsschicht bei der Unterseite eines Grabens 2 gebildet, wodurch vermieden wird, dass diese Diffusionsschichten einen Kontakt zueinander herstellen. Zusätzlich ist es in hohem Umfang wahrscheinlich, dass der Resist 5 nicht vollständig entfernt wird, sondern in dem Anschlussgraben 1 zurückbleibt. Verbleibt Resist 5 in dem Anschlussgraben 1, so wird der Oxidfilm 6 nicht vollständig entfernt, und es verbleibt ein nicht entfernter Abschnitt 6a an der Wandoberfläche des Anschlussgrabens 1, wie in Fig. 2 gezeigt. Dieser Restoxidfilm 6a wirkt als Diffusionsmaske um beispielsweise einen Diffusionsfehler 8b zu bewirken. Der Diffusionsfehler 8b führt zu Problemen wie einem Abtrennen in der N-Typ Diffusionsschicht 8 oder einer Erhöhung des Kontaktwiderstands zwischen der Verdrahtungsschicht und dem Anschluss. Zusätzlich können dann, wenn der Resist in dem Terminal bzw. Anschlussgraben verbleibt, schädliche Verunreinigungen (wie Schwermetalle), die in dem Resist enthalten sind in die Einrichtung diffundieren, um diese zu verunreinigen. Es ist zu erwähnen, dass das Bezugszeichen 3 einen Energieisolier-SiO&sub2; Film bezeichnet; 4 einen Si&sub3;N&sub4; Film; und 10 ein P-Typ Halbleitersubstrat.
- Die vorliegende Erfindung wurde unter Berücksichtigung der obigen Situation geschaffen, und eine ihrer aufgaben besteht in der Schaffung einer Halbleitereinrichtung mit einer Struktur, bei der sich ein Potential einfach zu einer Verdrahtungsschicht zuführen lässt, die in einem Halbleitersubstrat gebildet ist, und die sich einfach herstellen lässt, sowie einem Verfahren zum Fabrizieren derselben.
- Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, wie sie im Patentanspruch 1 definiert ist.
- Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitereinrichtung geschaffen, enthaltend die Schritte, wie sie im Patentanspruch 8 herausgestellt sind.
- Weitere Merkmale der Erfindung sind in den abhängigen Patentansprüchen herausgestellt.
- Ein vollständigeres Verständnis dieser Erfindung ergibt sich anhand der folgenden detaillierten Beschreibung, die beispielhaft erfolgt, im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
- Fig. 1 eine schematische Querschnittsansicht zum Erläutern eines Nachteils einer üblichen Halbleitereinrichtung;
- Fig. 2 eine schematische Querschnittsansicht zum Erläutern eines anderen Nachteils einer üblichen Halbleitereinrichtung;
- Fig. 3 eine Querschnittsansicht zum Darstellen der Anordnung einer Halbleitereinrichtung, die nicht gemäß der vorliegenden Erfindung ausgebildet ist, jedoch für ein vollständigeres Verständnis hiervon auf genommen ist;
- Fig. 4 eine Querschnittsansicht zum Darstellen der Anordnung einer Halbleitereinrichtung, die nicht gemäß der vorliegenden Erfindung ausgebildet ist, jedoch für ein vollständigeres Verständnis hiervon aufgenommen ist;
- Fig. 5A bis 5C Querschnittsansichten zum Erläutern der Anordnung einer Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung; und
- Fig. 6A-I bis 6G-III Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen der Halbleitereinrichtung gemäß der Ausführungsform der vorliegenden Erfindung.
- Die Ausführungsform einer Halbleitereinrichtung und eines Verfahrens zum Herstellen derselben gemäß der vorliegenden Erfindung werden nachfolgend unter Bezug auf die beiliegende Zeichnung beschrieben.
- Die Fig. 3 zeigt eine Querschnittsansicht zum Darstellen der Anordnung einer Halbleitereinrichtung, die nicht gemäß der vorliegenden Erfindung ausgebildet ist. Wie in Fig. 3 gezeigt, werden Gräben 12&sub1; bis 12N z. B. in einem P-Typ Siliziumsubstrat 10 gebildet. In dem Substrat 10 werden N-Typ Diffusionsschichten 14&sub1; bis 14N ausgehend jeweils von den Unterseiten der Gräben 12&sub1; bis 12N gebildet, durch Ionenimplantation oder Diffusion einer Verunreinigung. Die N- Typ Diffusionsschichten 14t bis 14N sind elektrisch jeweils miteinander durch Kontaktieren miteinander verbunden, wodurch eine vergrabene Verdrahtungsschicht 16 gebildet wird, die in dem Substrat 10 gebildet ist. Zusätzlich wird ein wannenartiges N-typ Gebiet 18 in dem Substrat 10 gebildet, durch Ionenimplantation oder durch Diffundieren einer Verunreinigung ausgehend von der Oberfläche des Substrats 10. Dieses N-Typ Gebiet 18 dient als Potential- Extrahierelektrode. Dieses N-Typ Gebiet 18 ist elektrisch mit der Verdrahtungsschicht 16 verbunden, und es ist ebenso elektrisch mit einer Elektrodenschicht 20 verbunden. Obgleich nicht gezeigt, ist ein Element wie ein Kondensator mit einer Elektrode elektrisch mit der Verdrahtungsschicht 16 verbunden und es wird in jedem der Gräben 12&sub1; bis 12N. Gemäß der Halbleitereinrichtung mit der obigen Anordnung wird ein Potential von einer Energiequelle zu der Verdrahtungsschicht 16 über die Elektrodenschicht 20 und das N-Typ Gebiet 18 zugeführt. Dies macht die Potentialzufuhr zu der Verdrahtungsschicht 16 ohne Bilden jedwedger spezieller Struktur möglich, beispielsweise einem Anschlussgraben, anders als bei üblichen Strukturen. Zusätzlich lässt sich das N-Typ Gebiet 18 nicht über einen komplizierten Schritt bilden, beispielsweise dem Entfernen eines Resists von einem graben, sondern durch Ionenimplantation oder durch Diffusion einer Verunreinigung von der Oberfläche des Substrats 10, so dass die Bildung dieses Gebiets einfach ist. Dies kann das auftreten von Fehlern bei der Herstellung reduzieren, und demnach kann eine Reduktion der Ausbeute der Einrichtung vermieden werden. Ferner kann das N-Typ Gebiet 18 gleichzeitig mit der Bildung eines N-Typ Wannengebiets (nicht gezeigt) oder eines N-Typ Kollektorextrahiergebiets (nicht gezeigt) - verwendet bei einem vertikalen Bipolartransistor - gebildet werden. Diese gleichzeitige bildung des N-Typ Gebiets 18 und des N-Typ Wannengebiets oder des N-Typ Kollektor-Extrahiergebiets kann eine Zunahme der Zahl der Herstellungsschritte unterdrücken.
- Die Fig. 4 zeigt eine Querschnittsansicht zum Darstellen der Anordnung einer Halbleitereinrichtung, die für das Verständnis der vorliegenden Erfindung nützlich ist. Wie in Fig. 4 gezeigt, wird zumindest ein Graben 12&sub0; in einem wannenartigen N-Typ Gebiet 18 durch dieselben Herstellungsschritte wie für anderen Gräben 12&sub1; bis 12N gebildet. Gemäß der Halbleitereinrichtung mit dieser Anordnung lässt sich selbst dann, wenn ein Maskenfehlabgleich bei der Bildung der Gräben 12&sub0; bis 12N auftritt, der Kontakt zwischen dem N-Typ Gebiet 18 und einer Verdrahtungsschicht 16 beibehalten, da eine N-Typ Diffusionsschicht 14&sub0; bei der Unterseite des Grabens 12&sub0; in dem N-Typ Gebiet 18 existiert. Dies gewährleistet eine elektrische Verbindung zwischen dem N-Typ Gebiet 18 und der Verdrahtungsschicht 16 zu jedem Zeitpunkt.
- Die Fig. 5A bis 5C zeigen Querschnittsansichten zum Erläutern der Anordnung einer Halbleitereinrichtung gemäß der Ausführungsform der vorliegenden Erfindung. Bei der Ausführungsform wird eine Halbleitereinrichtung gemäß der vorliegenden Erfindung bei einem dynamischen RAM angewandt, mit einem Umhüllungskondensator und einer Peripherieschaltung, die durch eine CMOS Schaltung gebildet ist. Die Fig. 5A zeigt eine Querschnittsansicht zum Darstellen der Einrichtung gemäß der Ausführungsform, die Fig. 5B zeigt eine vergrößerte Ansicht zum Darstellen eines Abschnitts in der Nähe einer vergrabenen Verdrahtungsschicht- Verbindungsabschnitts b in Fig. 5A, und die Fig. 5C zeigt eine vergrößerte Ansicht zum Darstellen eines Abschnitts in der Nähe eines Umhüllungskondensatorabschnitts c in Fig. 5A. N-Typ Wannen 18&sub1; und 18&sub2;, eine N-Typ Wanne 22 und eine P-Typ Wanne 24&sub1; sind in einem P-Typ Siliziumsubstrat 10 gebildet, und eine P-Typ Wanne 24&sub2; ist in dieser N-Typ Wanne 18&sub2; gebildet. In einem Speicherfeld Bildungsabschnitt der N-Typ Wanne 18&sub1; und einer P-Typ Wanne 24~ erfolgt das bilden einer Speicherzellen mit einem Zelltransistor, die eine Elektrodenschicht 88' zum Zuführen eines Potentials von einer ersten Potentialquelle (Vbb), und einem Umhüllungskondensator, dem ein Potential von einer Elektrodenschicht 20 über die Extrahierelektrodenschicht 18&sub1; zugeführt wird, sowie einer vergrabenen Verdrahtungsschicht 16. Eine Peripherieschaltung PMOS mit einer Elektrodenschicht 88&sub2; zum Zuführen eines Potentials von einer zweiten Potentialquelle (Vcc) wird in der N-Typ Wanne 22 gebildet. Eine Peripherieschaltung NMOS mit einer Elektrode 88&sub3; zum Zuführen eines Potentials von einer dritten Potentialquelle (Vss) wird in der N-Typ Wanne 24&sub2; gebildet. Wie in Fig. 5B gezeigt, wird die vergrabene Verdrahtungsschicht 16 durch N- Typ verunreinigungs-diffundierte Schichten 14&sub0; bis 14N gebildet, die in Kontakt zueinander jeweils an den Unterseiten der Gräben 12&sub0; bis 12N gebildet sind. Eine Abschnitt jeder der Diffusionsschichten 14&sub0; bis 14N wird in der Extrhier-Elektrodenschicht 15i gebildet. Wie in Fig. 5C gezeigt, werden die Umhüllungskondensatoren durch eine Plattenelektrode 88 gebildet, sowie einer Speicherknotenelektrode 42 und einem dielektrischen Film 40, der zwischen diesen gebildet wird, sämtlich gebildet in den Gräben 12&sub0; bis 12N.
- die Fig. 6A-I bis 6G-III zeigen Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen der Halbleitereinrichtung gemäß der Ausführungsform der vorliegenden Erfindung. Wie in Fig. 6A-I gezeigt, werden zunächst tiefe N-Typ Wannengebiete 18&sub1; und 18&sub2; in einem P-Typ Siliziumsubstrat gebildet, beispielsweise durch Ionenimplantation oder Diffusion. Hiernach werden eine N-Typ Wanne 22 und P-Typ Wannen 24&sub1; und 24&sub2; in dem Substrat 10 gebildet, beispielsweise durch Ionenimplantation und Diffusion. Ein Feldoxidfilm 26 wird auf dem Substrat 10 gebildet, beispielsweise durch eine LOCOS Prozess. Die Fig. 6A-II zeigt eine vergrößerte Ansicht zum Darstellen eines Abschnitts in der Nähe einer vergrabenen Verdrahtungsschicht zum Verbinden zum dem Abschnitt b, und die Fig. 6A-III zeigt eine vergrößerte Ansicht zum Darstellen eines Abschnitts in der Nähe eines Umhüllungskondensatorabschnitts c. Dies ist in der folgenden Beschreibung dasselbe.
- Wie in der Fig. 6B-I bis 6B-III gezeigt, wird ein dünner Siliziumoxid (SiO&sub2;) Film 28 auf dem Substrat 10 gebildet, beispielsweise unter Verwendung eines thermischen Oxidationsprozesses oder eines CVD Prozesses. Hiernach wird ein Siliziumnitrid (SiNx) Film 30 auf dem Oxidfilm 28 gebildet, z. B. mit dem CVD Prozess. Eine Vielzahl von Gräben 12&sub0; bis 12N mit ungefähr einer Tiefe von 3 um werden angrenzuend zueinander mit vorgegebenen Intervallen zwischen diesen in dem Substrat 10 gebildet, z. B. durch Photolithographie und RIE. Die Gräben 12&sub0; bis 12N werden insbesondere in einem Speicherzellenfeld-Bildungsabschnitt des Substrats 10 gebildet, d. h. in einem Gebiet, in dem die P-Typ Wanne 24&sub1; gebildet ist. Die Gräben 12&sub0; bis 12N sind so gebildet, dass sie das Substrat 10 durch den Rand des Feldoxidfilms 26 und die P-Typ Wanne 24&sub1; erreichen, und zumindest ein Graben 12&sub0; wird in der tiefen N-Typ Wanne 18&sub1; gebildet. Hiernach wird ein Siliziumoxid (SiO&sub2;) Film 32 mit einer Dicke von ungefähr 50 nm auf der gesamten oberen Oberfläche des Substrats 10 gebildet, z. B. unter Verwendung des CVD Prozesses. Da der Siliziumoxidfilm 32 wird dann durch RIE rückgeätzt, damit er lediglich an den Seitenwänden der Gräben 12&sub0; bis 12N zurückbleibt. Die Ergebnisse sind zylindrische Abschnitte, bestehend aus dem Siliziumoxidfilm 32, ungefähr 50 nm dick. Hiernach wird eine N-Typ Verunreinigung wie Phosphor (P) mit einer Dosis von ungefähr 1 · 10¹&sup6; cm&supmin;² dotiert, z. B. durch Ionenimplantation. Schließlich werden N-Typ verunreinigungs-implantierte Gebiete 34&sub0; bis 34N bei Abschnitten des Substrats 10 gebildet, die jeweils zu den Unterseiten der Gräben 12&sub0; bis 12N frei liege. Dieser Ionenimplantationsschritt wird unter Verwendung des Nitridfilms 30 und des Seitenwandisolierfilms 32 als Masken ausgeführt.
- Wie in Fig. 6C-I bis 6C-III gezeigt, wird ein phosphordotierter N-Typ Polysiliziumfilm 38 auf der gesamten oberen Oberfläche des Substrats 10 gebildet, einschließlich der seitenunteren Oberflächen der Gräben 12&sub0; bis 12N, unter Verwendung von z. B. CVD Prozess. Hiernach erfolgt ein Tempern zum Aktivieren des in den verunreinigungs-implantierten Gebieten 34&sub0; bis 34N vorliegenden Phosphor unter Bildung von N-Typ Diffusionsschichten 14&sub0; bis 14N. Diese Diffusionsschichten 14&sub0; bis 14N sind so in das Substrat 10 diffundiert, dass sie einander kontaktieren, wodurch eine vergrabene Verdrahtungsschicht 16 gebildet ist. Die Verdrahtungsschicht 16 wird auch in Kontakt mit der tiefen N- Typ Wanne 18&sub1; gebildet, und sie ist demnach elektrischen mit der N-Typ Wanne 18&sub1; verbunden. Hiernach wird ein Photoresist auf der gesamten oberen Oberfläche des Substrats 10 beschichtet. Der Photoresist wird dann bis zu den mittleren Ebenen der Gräben 12&sub0; bis 12N durch Volloberflächenbelichtung belichtet, und der belichtete Abschnitt des Photoresist wird entfernt. Das Ergebnis ist eine Photoresistschicht 36, die zu den mittleren Ebenen der Gräben 12&sub0; bis 12N vergraben ist. Hiernach wird der Polysiliziumfilm 38 unter Verwendung der Photoresistschicht 38 als eine Maske entfernt. Im Ergebnis werden, wie in Fig. 6C-II und 6C-III in vergrößertem Maßstab gezeigt, Polysiliziumfilme 38&sub0; bis 38N erhalten, die zu den mittleren Ebenen der Gräben 12&sub0; bis 12N gebildet sind. Die Polysiliziumfilme 38&sub0; bis 38N sind elektrisch mit der Verdrahtungsschicht 16 verbunden, für eine Funktion als Plattenelektroden der Umhüllungskondensatoren.
- Wie in Fig. 6D-I bis 6D-III gezeigt, wird die an den Unterseiten der Gräben 12&sub0; bis 12N gebildete Photoresistschicht 36 entfernt. Hiernach wird ein gestapelter Isolierfilm 40 bestehend aus einem Oxidfilm (SiO&sub2;) und einen Nitridfilm (SiNx) mit einer Dicke von ungefähr 5 nm als Dicke eines Oxidfilms auf den Polysiliziumfilmen 38&sub0; bis 38N gebildet, unter Verwendung beispielsweise des CVD Prozesses oder eines thermischen Oxidationsthermischen Nitrierprozess. Dieser gestapelte Isolierfilm 40 dient als dielektrischer Film eines Umhüllungskondensators. Hiernach wird ein phosphor-dotierter N-Typ Polysiliziumfilm 42 auf der gesamten oberen Oberfläche des Substrats 10 gebildet, z. B. durch den CVC Prozess. Dieser Polysiliziumfilm wird dann rückgeätzt, damit er bei den mittleren Ebenen der Gräben 12&sub0; bis 12N zurückbleibt.
- Demnach werden Polysiliziumfilme 42&sub0; bis 42N gebildet. Diese Polysiliziumfilme 42&sub0; bis 42N dienen als Speicherknotenelektroden der Umhüllungskondensatoren. Hiernach wird Photoresist 44 auf der gesamten oberen Oberfläche des Substrats 10 beschichtet. Es werden Fenster 46&sub1; und 46&sub2; in Abschnitten des Photoresists 44 gebildet, die als Speicherknoten-Verbindungsabschnitte dienen. Wie in Fig. 6D-III gezeigt, wird die Umhüllung (SiO&sub2;) 32 und der gestapelte Isolierfilm 40 partiell durch RIE unter Verwendung des Photoresist 44 und der Polysiliziumfilme 42N-i und 42N als Masken entfernt. Die Ergebnisse sind Speicherknoten- Verbindungsabschnitte 481 und 482, bei denen die P-Typ Wanne 24&sub1; zu den Seitenoberflächen der Gräben 12N-1 und 12N freiliegt.
- Wie in Fig. 6E-I bis 6E-III gezeigt, wird nach dem Entfernen des Photoresist 44 eine N-Typ Verunreinigung wie Phosphor (P) oder Arsen (As) von den Verbindungsabschnitten 48' und 482 in die Wanne 24&sub1; unter Verwendung beispielsweise der Ionenimplantation dotiert. Im Ergebnis werden N-Typ Gebiete 50&sub1; und 50&sub2; in der P-Typ Wanne 24&sub1; gebildet. Hiernach wird ein phosphor-dotierter N-Typ Polysiliziumfilm 52 in der gesamten oberen Oberfläche des Substrats 10 gebildet, unter Verwendung von z. B. dem CVD Prozess. Dieser Polysiliziumfilm wird dann rückgeätzt, damit er bei den mittleren Ebenen der Gräben 12&sub0; bis 12N zurückbleibt, wodurch Polysiliziumfilme 52&sub0; bis 52N gebildet werden. Die N-Typ Gebiete 50&sub1; und 50&sub2; und die Polysiliziumfilme 42N-1 und 42N sind elektrisch miteinander jeweils über die Polysiliziumfilme 52N-1 und 52N verbunden. Es ist zu erwähnen, dass die N-Typ Gebiete 50&sub1; und 50&sub2; auch durch Diffusion einer Verunreinigung jeweils von den Polysiliziumfilmen 52N-1 und 52N gebildet werden können.
- Wie in den Fig. 6F-I bis 6F-III gezeigt, werden die Oberflächengebiete der Polysiliziumfilme 52&sub0; bis 52N oxidiert, beispielsweise durch thermische Oxidation unter Verwendung des Nitridfilms 30 als eine Maske, wodurch Siliziumoxid (SiO&sub2;) Filme 54&sub0; bis 54N gebildet werden. Demnach werden umhüllungsartige Oxidfilme 32 und 54&sub0; bis 54N an den Innenseitenwänden und der Oberseite der Gräben 12&sub0; bis 12N gebildet. Die erhaltenen Kondensatoren sind Umhüllungskondensatoren, die in den Gräben 12&sub0; bis 12N gebildet sind, abgedeckt durch umhüllungsartige Oxidfilme 32 und 54&sub0; bis 54N. Bei der Ausführungsform der vorliegenden Erfindung werden demnach die Kondensatoren derselben Anordnung in den einzelnen Gräben gebildet, und kein Anschlussgraben mit spezifischer Innenanordnung existiert.
- Wie in den Fig. 6G-I bis 6G-III gezeigt, werden der Oxidfilm 28, der Nitridfilm 30 und freiliegende Abschnitte des gestapelten Isolierfilms 40 entfernt. Anschließend werden die Oberflächen der Elementbildungsgebiete, z. B. der N-Typ Wanne 22 und der P-Typ Wannen 24&sub1; und 24&sub2;, z. B., einer thermischen Oxidation zum Bilden von Gateoxid (SiO&sub2;) Filmen 58&sub1;, 56 und 58&sub2; unterzogen. Es wird eine leitende Schicht gebildet, die z. B. aus einem N-Typ Polysilizium oder einem Silicid besteht, auf der gesamten oberen Oberfläche des Substrats 10, unter Verwendung, z. B. des CVD Prozesses, und gemustert zum Bilden von Wortleitungen 60&sub1; bis 60&sub3; auf dem Speicherzellenfeldgebiet sowie von Gattern 62&sub1; und 62&sub2; in dem Peripherieschaltungsgebiet. Hiernach wird eine N-Typ Verunreinigung, beispielsweise Phosphor oder Arsen ionenimplantiert, in P-Typ Wannen 24&sub1; und 24&sub2;, unter Verwendung eines Resist (nicht gezeigt) oder dergleichen als eine Maske, wodurch N-Typ Source/Drain Gebiete 70&sub1;, 70&sub2; und 70&sub3; eines Zelltransistors, sowie N-Typ Source- und Draingebiete 72&sub1; und 72&sub2; eines N-Kanal MOSFET als Peripherieschaltung und N-Typ Kontaktgebiete 76&sub1; und 76&sub2;. Die N-Typ Source/Drain Gebiete 70&sub1; und 70&sub2; werden in Kontakt jeweils zu den N-Typ Gebieten 50&sub1; und 50&sub2; gebildet, und sie sind hierdurch elektrisch miteinander verbunden. Nach dem Entfernen des Resists wird ein neuer Resist (nicht gezeigt) oder dergleichen gebildet, und eine P-Typ Verunreinigung wie Bor wird in die N-Typ Wanne 22 ionenimplantiert, unter Verwendung dieses neuen Resist als eine Maske. Die Ergebnisse sind P-Typ Source- und Draingebiete 74&sub1; und 74&sub2; eines P-Kanal MOSFET als eine Peripherieschaltung und P-Typ Kontaktgebiete 78&sub1; und 78&sub2;.
- Hiernach wird, wie in Fig. 5A bis 5C gezeigt, eine Isolierzwischenschicht 80 bestehend aus beispielsweise einem Siliziumoxid (SiO&sub2;) Film auf dem Substrat 10 unter Verwendung des CVD Prozesses oder dergleichen gebildet. Kontaktlöcher, die das N-Typ Source/Drain Gebiet 70&sub3; und dergleichen erreichen, werden dann in der Isolierzwischenschicht 80 gebildet. Eine leitende Schicht bestehend beispielsweise aus Silicid oder einer Aluminiumlegierung wird auf der Isolierzwischenschicht 80 beispielsweise durch den CVD Prozess oder Sputtern gebildet und zum Bilden einer Verdrahtungsschicht 82, beispielsweise von Bitleitungen, gemustert. Hiernach wird eine Isolierzwischenschicht 84, bestehend beispielsweise aus einem Siliziumoxid (SiO&sub2;) Film, auf der Isolierzwischenschicht 80 so gebildet, dass sie die Verdrahtungsschicht 82 abdeckt, unter Verwendung von beispielsweise dem CVD Prozess. Kontaktlöcher, die die N-Typ Kontaktgebiete 76&sub1; und 76&sub2; erreichen, sowie die P-Typ Kontaktgebiete 78&sub1; und 78&sub2; und dergleichen, werden in den Isolierzwischenschichten 80 und 84 gebildet. Eine leitende Schicht bestehend beispielsweise aus einem Aluminiumlegierung wird auf der Isolierzwischenschicht 84 durch Sputtern oder dergleichen gebildet, und zum Bilden einer Elektrodenschicht 20 zum Zuführen eines Potentials zu der Verdrahtungsschicht 16 gemustert, sowie mehrerer unterschiedlicher Verdrahtungsschichten 86&sub1; bis 86&sub3; und Elektrodenschichten 88&sub1; bis 88&sub3; zum Zuführen eines Potentials zu den individuellen Wannen. Die Einrichtung gemäß der Ausführungsform der vorliegenden Erfindung wird durch die obigen Schritte hergestellt.
- Gemäß dem dynamischen RAM mit den Umhüllungskondensatoren mit der obigen Anordnung lässt sich ein vorgegebenes Potential, beispielsweise einer Halb-VCC-Pegelpotential, zu der Verdrahtungsschicht 16 über die N-Typ Wanne 18&sub1; zuführen. Zusätzlich ist es möglich, den Schritt zum Bilden eines Anschlussgrabens wegzulassen, was ein Problem bei der Bildung der üblichen Einrichtung dieses Typs darstellt, und zwar aus den Herstellungsschritten gemäß der vorliegenden Erfindung. Hierdurch wird der Photolithographieschritt zum Entfernen eines Oxidfilms von der Seitenoberflächen eines Anschlusskabels überflüssig, unter Elimination des Problems eines Restoxidfilms. Dies kann Probleme lösen, beispielsweise eine Zunahme eines Kontaktwiderstandswerts zwischen einer Verdrahtungsschicht und einem Anschluss. Ferner können die obigen Herstellungsschritte die Wahrscheinlichkeit dahingehend reduzieren, dass ein Resist in einem Graben zurückbleibt, im Vergleich mit den Herstellungsschritten für die üblichen Einrichtungen, und sie können ebenso ein Problem der Kontamination aufgrund von Verunreinigungen minimieren.
- Der dynamische DRAM, wie er für die obige Ausführungsform beschrieben ist, kann auch zum Erzielen der Wirkungen äquivalent zu denjenigen des dynamischen DRAM betrieben werden, wie sie beispielsweise eingeführt sind in "Prozesstechnologien für einen hochschnellen 16M DRAM mit einer Grabentypzelle" S. Yoshikawa et al., Symposium on VLSI Technology Digest of Technical Papers, 1989, Seiten 67 und 68. D. h., bei dem dynamischen RAM, der für die Ausführungsform beschrieben ist, wird die tiefe N-Typ Wanne 18&sub2; in dem P-Typ Siliziumsubstrat 10 gebildet. Demnach lässt sich dieser dynamische DRAM auch in derselben Weise wie ein dynamischer RAM betreiben, der eine Dreifach-Wandstruktur hat, durch Zuführen eines Potentials Vbb zu der Elektrodenschicht 88&sub1;, eines Potentials Vcc (Energiezuführspannung) der Elektrodenschicht 88&sub2;, eines Potentials Vss zu der Elektrodenschicht 88&sub3; und eines Potentials Vcc/2 (Plattenpotential) zu der Elektrodenschicht 20. Dies verbessert in konsequenter Weise das Schaltungsleistungsvermögen.
- Gemäß der vorliegenden Ausführungsform, wie sie oben beschrieben ist, wird eine Halbleitereinrichtung mit einer Struktur geschaffen, bei der ein Potential einfach zu einer Verdrahtungsschicht zugeführt werden kann, die in einem Halbleitersubstrat gebildet ist, und die sich leicht bilden lässt, und ferner ein Verfahren zum Herstellen derselben.
Claims (14)
1. Halbleitereinrichtung, enthaltend:
ein Halbleitersubstrat (10) eines ersten
Leitungsfähigkeitstyps;
ein erstes Halbleitergebiet (18&sub1;) eines zweiten
Leitfähigkeitstyps, gebildet in dem Halbleitersubstrat
(10), derart, dass das erste Halbleitergebiet (18&sub1;) ein
tiefes, wannenartiges Gebiet ist;
mehrere Gräben (12&sub0;-12N), gebildet angrenzend aneinander
mit einer vorgegebenen Tiefe und Intervallen in dem
Halbleitersubstrat (10),
eine Vielzahl von zweiten Halbleitergebieten (14&sub0;-14N)
des zweiten Leitfähigkeitstyps, jeweils gebildet
ausgehend von mindestens der Unterseite eines
zugeordneten der Vielzahl der Gräben (12&sub0;-12N) in dem
Halbleitersubstrat (10) derart, dass die zweiten
Halbleitergebiete (14&sub0;-14N) einander kontaktieren, zum
Bilden einer Verdrahtungsschicht (16) und ebenso in
Kontakt zu dem ersten Halbleitergebiet (18&sub1;) vorliegen,
und eine Elektrode (20), elektrisch verbunden mit dem
ersten Halbleitergebiet (18&sub1;), zum Anlegen eines
vorgegebenen Potentials bei dem zweiten Halbleitergebiet
(14&sub0;-14N) über das erste Halbleitergebiet (18&sub1;),
gekennzeichnet durch
ein flachwannenartiges drittes Halbleitergebiet (24&sub1;)
eines ersten Leitfähigkeitstyps, gebildet in dem
Halbleitersubstrat (10); derart, dass
ein erster (12&sub0;) der Gräben in dem ersten
Halbleitergebiet (18&sub1;) gebildet ist,
eine Vielzahl der zweiten (12&sub2;-12N) der Gräben in dem
dritten Halbleitergebiet (24&sub1;) gebildet sind, und ein
dritter (12&sub1;) der Gräben zwischen dem ersten Graben
(12&sub0;) und den zweiten Gräben (12&sub2;-12N) und einer
Vielzahl von Kondensatoren (38&sub0;-38N, 40, 42&sub0;-42N)
gebildet ist, die jeweils innerhalb der Vielzahl der
Gräben (12&sub0;-12N) gebildet sind, derart, dass jeder
Kondensator eine Speicherelektrode und eine
Plattenelektrode aufweist, jede Speicherelektrode (42&sub2;-
42N) innerhalb der Vielzahl der zweiten Gräben (12&sub2;-12N)
gebildet ist, die mit einem der Source/Drain-Gebiete
(70&sub1;, 70&sub2;, 70&sub3;) eines jeweiligen Zelltransistors (60&sub3;,
70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;) verbunden sind, und
jede Speicherelektrode (42&sub0;, 42&sub1;), gebildet innerhalb
der ersten und dritten Gräben (12&sub0;, 12&sub1;), jeweils
gegenüber jedwedem der Source/Drain-Gebiete der
Zelltransistoren isoliert ist.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
dass die Vielzahl der Kondensatoren (38&sub0;-38N, 40, 42&sub0;-
42N) dieselbe Struktur aufweisen und dass die
Plattenelektroden (38&sub0;-38N) elektrisch mit den zweiten
Halbleitergebieten (14&sub1;-14N) verbunden sind.
3. Halbleitereinrichtung nach Anspruch 1, die ein
dynamisches RAM(DRM) ist, derart, dass das dynamische
RAM die Vielzahl der Kondensatoren (38&sub0;-38N, 42&sub0;-
42N), gebildet in der Vielzahl von Gräben (12&sub0;-12N),
enthält, und
die Zelltransistoren (60&sub3;, 70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;) jeweils
mit den Source/Drain-Gebieten (70&sub1;, 70&sub2;, 70&sub3;) des
zweiten Leitfähigkeitstyps und eine Gate-Elektrode (60&sub3;)
mit einer Wortleitung (601-60&sub3;) verbunden sind, und
eine Bit-Leitung (82) elektrisch mit dem anderen der
Source/Drain-Gebiete (70&sub1;, 70&sub2;) der Zelltransistoren
(60&sub3;, 70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;) verbunden ist.
4. Ein DRAM nach Anspruch 3, dadurch gekennzeichnet, dass
die Kondensatoren (38&sub0;-38N, 40, 42&sub0;-42N) enthalten:
einen Seitenwand-Isolierfilm (32), gebildet lediglich an
Seitenwänden der mehreren Gräben (12&sub0;-12N);
einen ersten leitenden Film (38&sub0;-38N) des zweiten
Leitfähigkeitstyps, gebildet an den Unterseiten der
Vielzahl von Gräben (12&sub0;-12N) und an dem
Seitenisolierfilm (32) mit einer vorgegebenen Tiefe in
den Gräben (12&sub0;-12N), und als die Plattenelektrode
dienend;
einen Isolierfilm (40), gebildet an dem ersten leitenden
Film (38&sub0;-38N) und dienend als dielektrischer Film; und
zweite leitende Filme (42&sub0;-42N) des zweiten
Leitfähigkeitstyps, gebildet auf dem Isolierfilm (40) zu
einer vorgegebenen Tiefe der Vielzahl von Gräben (12&sub0;-
12N), und dienend als die Speicherelektroden.
5. Ein DRAM nach Anspruch 3, dadurch gekennzeichnet, dass
die Vielzahl der Kondensatoren (38&sub0;-38N, 40, 42&sub0;-42N),
gebildet in der Vielzahl von Gräben (12&sub0;-12N), dieselbe
Struktur aufweisen.
6. Ein DRAM nach Anspruch 3, dadurch gekennzeichnet, dass
er ferner enthält:
einen Peripherie-Schaltungs-MOS-Transistor mit einem
Kanal des ersten Leitfähigkeitstyps, gebildet in einem
vierten Halbleitergebiet (22) des zweiten
Leitfähigkeitstyps in dem Halbleitersubstrat (10) und
mit einer Gate-Elektrode (62&sub1;), und Source/Drain-
Gebieten (74&sub1;, 74&sub2;) des ersten Leitfähigkeitstyps; und
einen Peripherie-Schaltungs-MOS-Transistor mit einem
Kanal des zweiten Leitfähigkeitstyps, gebildet in einem
fünften Halbleitergebiet (24&sub2;) des ersten
Leitfähigkeitstyps, elektrisch isoliert gegenüber dem
Halbleitersubstrat (10) und mit einer Gate-Elektrode
(62&sub2;) und Source/Drain-Gebieten (72&sub1;, 72&sub2;) des zweiten
Leitfähigkeitstyps.
7. Ein DRAM nach Anspruch 6, dadurch gekennzeichnet, dass
es ferner enthält:
Isolierzwischenschichten (80, 84), gebildet an den
oberen Oberflächen der Vielzahl von Kondensatoren, des
Zelltransistors (60&sub3;, 70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;) und der MOS-
Transistoren;
eine erste Elektrode (88&sub1;) zum Zuführen eines ersten
vorgegebenen Potentials (Vbb) zu dem Kontaktgebiet (78&sub1;)
des Zelltransistors (60&sub3;, 70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;);
eine zweite Elektrode (88&sub2;) zum Zuführen eines zweiten
vorgegebenen Potentials (Vcc) zu dem Peripherie-
Schaltungs-MOS-Transistor mit einem Kanal des ersten
Leitfähigkeitstyps;
eine dritte Elektrode (88&sub3;) zum Zuführen eines dritten
vorgegebenen Potentials (Vss) zu dem Peripherie-
Schaltungs-MOS-Transistor mit einem Kanal des zweiten
Leitfähigkeitstyps.
8. Verfahren zum Herstellen einer Halbleitereinrichtung,
enthaltend die Schritte von:
Bilden eines tiefen wannenartigen ersten
Halbleitergebiets (18&sub1;) eines zweiten Leitfähigkeitstyps
in einem Halbleitersubstrat (10) eines ersten
Leitfähigkeitstyps;
Bilden eines seichten, wannenartigen dritten
Halbleitergebiets (24&sub1;) eines ersten Leitfähigkeitstyps
in dem Halbleitersubstrat (10);
Bilden einer Vielzahl von Gräben (12&sub0;-12N), angrenzend
zueinander mit einer vorgegebenen Tiefe und Intervallen
in dem Halbleitersubstrat (10), derart, dass der erste
Graben (12&sub0;) in dem ersten Halbleitergebiet (18&sub1;)
gebildet ist und eine Vielzahl der zweiten Gräben (12&sub2;-
12N) in dem dritten Halbleitergebiet (24&sub1;) gebildet
sind, und ein dritter Graben (12&sub1;) zwischen dem ersten
Graben (12&sub0;) und den zweiten Gräben (12&sub2;-12N) gebildet
ist;
Dotieren einer Verunreinigung des zweiten
Leitfähigkeitstyps von mindestens den Unterabschnitten
der Vielzahl der Gräben (12&sub0;-12N) in das
Halbleitersubstrat (10);
Diffundieren der Verunreinigung zum Bilden einer
Vielzahl zweiter Halbleitergebiete (14&sub0;-14N) des zweiten
Leitfähigkeitstyps in das Halbleitersubstrat (10)
derart, dass die Vielzahl der zweiten Halbleitergebiete
(14&sub0;-14N) elektrisch miteinander verbunden sind, und
ebenso mit dem ersten Halbleitergebiet (18&sub1;) verbunden
sind, zum Bilden einer vergrabenen Verdrahtungsschicht
(16);
Bilden eines Isolierfilms (40) innerhalb der Vielzahl
von Gräben (12&sub0;-12N),
Bilden einer Vielzahl von Speicherelektroden (42&sub0;-42N)
jeweils innerhalb der Vielzahl von Gräben (12&sub0;-12N)
derart, dass jede Speicherelektrode (42&sub2;-42N), gebildet
innerhalb der Vielzahl der zweiten Gräben (12&sub2;-12N), mit
einem der Source/Drain-Gebiete (70&sub1;, 70&sub2;, 70&sub3;) eines
jeweiligen Zelltransistors (60&sub3;, 70&sub1;, 70&sub2;, 70&sub3;, 78&sub1;)
verbunden ist, und jede Speicherelektrode (42&sub0;, 42&sub1;),
gebildet jeweils innerhalb des ersten und dritten
Grabens, gegenüber jedem der Source/Drain-Gebiete der
Zelltransistoren isoliert ist; und
Bilden einer Elektrodenschicht (20), elektrisch
verbunden mit dem ersten Halbleitergebiet (18&sub1;), zum
Anlegen eines vorgegebenen Potentials bei den zweiten
Halbleitergebieten (14&sub0;-14N) über das erste
Halbleitergebiet (18&sub1;).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass
das erste Halbleitergebiet (18&sub1;) in demselben Schritt
gebildet wird, wie er für das Bilden eines tiefen,
wannenartigen dritten Halbleitergebiets (18&sub2;) des
zweiten Leitfähigkeitstyps vorgesehen ist.
10. Verfahren nach Anspruch 8, zum Herstellen einer
Halbleitereinrichtung in der Form eines dynamischen
RAMs, derart, dass:
die Verunreinigung der über Verunreinigungen dotierten
Gebiete (34&sub0;-34N) durch Glühen diffundiert wird, zum
Bilden der Vielzahl von Verunreinigungs-diffundierten
Schichten (14&sub0;-14N);
die Zelltransistoren gebildet werden, von denen Gate-
Elektroden mit Wortleitungen verbunden sind;
Bitleitungen (82) gebildet werden, verbunden mit den
anderen der Source/Drain-Gebiete der Transistoren; und
Isolierschichten (80, 84) auf der Gesamtoberfläche
gebildet werden und die Elektrodenschicht (20) zum
Zuführen eines Potentials zu der Vielzahl von
Verunreinigungs-diffundierten Schichten (14&sub0;-14N)
gebildet wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass
der Schritt zum Bilden der Kondensatoren (38&sub0;-38N, 40,
42&sub0;-42N) die Schritte enthält gemäß:
Bilden eines Seitenwand-Isolierfilms (32) lediglich bei
Seitenwänden der Vielzahl von Gräben (12&sub0;-12N);
Bilden eines ersten leitenden Films (38) des zweiten
Leitfähigkeitstyps auf mindestens dem Seitenwand-
Isolierfilm (32) zu einer vorgegebenen Tiefe in den
Gräben (12&sub0;-12N);
Bilden eines Isolierfilms (40) mindestens auf der
Gesamtoberfläche des ersten leitenden Films (38); und
Bilden zweiter leitender Filme (42&sub0;-42N) des zweiten
Leitfähigkeitstyps auf dem Isolierfilm (40) zu einer
vorgegebenen Tiefe in den Gräben (12&sub0;-12N).
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass
es ferner den Schritt zum Bilden eines MOS-Transistors
des ersten Leitfähigkeitstyps enthält, sowie eines MOS-
Transistors des zweiten Leitfähigkeitstyps, als
Peripherieschaltungen.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass
der Schritt zum Bilden des MOS-Transistors des zweiten
Leitfähigkeitstyps die Schritte enthält zum Bilden eines
tiefen, wannenartigen dritten Halbleitergebiets (18&sub2;)
des zweiten Leitfähigkeitstyps gleichzeitig mit der
Bildung des ersten Halbleitergebiets (18&sub1;), sowie zum
Bilden eines seichten, wannenartigen vierten
Halbleitergebiets (24&sub2;) des ersten Leitfähigkeitstyps in
dem dritten Halbleitergebiet (18&sub2;), zum Bilden einer
Gate-Elektrode (62&sub2;) auf dem vierten Halbleitergebiet
(24&sub2;) über einen Gate-Isolierfilm (58&sub2;), sowie zum
Dotieren einer Verunreinigung des zweiten
Leitfähigkeitstyps in das vierte Halbleitergebiet (24&sub2;)
zum Bilden von Source/Drain-Gebieten (72&sub1;, 72&sub2;) des
zweiten Leitfähigkeitstyps.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass
der Schritt zum Bilden des MOS-Transistors des ersten
Leitfähigkeitstyps die Schritte enthält zum Bilden eines
seichten, wannenartigen fünften Halbleitergebiets (22)
des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat
(10), sowie zum Bilden einer Gate-Elektrode (62&sub1;) auf
dem fünften Halbleitergebiet (22) über einen Gate-
Isolierfilm (58&sub2;), und zum Dotieren einer Verunreinigung
des ersten Leitfähigkeitstyps in das fünfte
Halbleitergebiet (22) zum Bilden von Source/Drain-
Gebieten (74&sub1;, 74&sub2;) des ersten Leitfähigkeitstyps.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074485A JP2904635B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69331534D1 DE69331534D1 (de) | 2002-03-21 |
| DE69331534T2 true DE69331534T2 (de) | 2002-09-12 |
Family
ID=13548635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69331534T Expired - Lifetime DE69331534T2 (de) | 1992-03-30 | 1993-03-30 | Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5691550A (de) |
| EP (1) | EP0563879B1 (de) |
| JP (1) | JP2904635B2 (de) |
| KR (1) | KR0178800B1 (de) |
| DE (1) | DE69331534T2 (de) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55142008A (en) * | 1979-04-23 | 1980-11-06 | Mitsui Petrochem Ind Ltd | Preparation of polyolefin |
| JPH08250674A (ja) * | 1995-03-15 | 1996-09-27 | Toshiba Microelectron Corp | 半導体記憶装置 |
| JP3161354B2 (ja) * | 1997-02-07 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5792690A (en) * | 1997-05-15 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method of fabricating a DRAM cell with an area equal to four times the used minimum feature |
| US5937288A (en) * | 1997-06-30 | 1999-08-10 | Siemens Aktiengesellschaft | CMOS integrated circuits with reduced substrate defects |
| KR100260559B1 (ko) * | 1997-12-29 | 2000-07-01 | 윤종용 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
| KR100328455B1 (ko) * | 1997-12-30 | 2002-08-08 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US6316336B1 (en) * | 1999-03-01 | 2001-11-13 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| KR100417211B1 (ko) * | 2001-12-20 | 2004-02-05 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100475084B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | Ｄｒａｍ 반도체 소자 및 그 제조방법 |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP2005005580A (ja) * | 2003-06-13 | 2005-01-06 | Renesas Technology Corp | 半導体装置 |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| CN102867825B (zh) | 2005-04-06 | 2016-04-06 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN103094348B (zh) | 2005-06-10 | 2016-08-10 | 飞兆半导体公司 | 场效应晶体管 |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7554148B2 (en) * | 2006-06-27 | 2009-06-30 | United Microelectronics Corp. | Pick-up structure for DRAM capacitors |
| JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2010541212A (ja) | 2007-09-21 | 2010-12-24 | フェアチャイルド・セミコンダクター・コーポレーション | 電力デバイスのための超接合構造及び製造方法 |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US9711392B2 (en) * | 2012-07-25 | 2017-07-18 | Infineon Technologies Ag | Field emission devices and methods of making thereof |
| JP2014138091A (ja) * | 2013-01-17 | 2014-07-28 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US11444160B2 (en) | 2020-12-11 | 2022-09-13 | Globalfoundries U.S. Inc. | Integrated circuit (IC) structure with body contact to well with multiple diode junctions |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208662A (ja) * | 1986-03-07 | 1987-09-12 | Sony Corp | 半導体記憶装置 |
| JPS63136558A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| JP2674992B2 (ja) * | 1986-11-28 | 1997-11-12 | 株式会社日立製作所 | 半導体記憶装置におけるプレート配線形成法 |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| GB2199695B (en) * | 1987-01-06 | 1990-07-25 | Samsung Semiconductor Inc | Dynamic random access memory with selective well biasing |
| JPS6411360A (en) * | 1987-07-06 | 1989-01-13 | Hitachi Ltd | Semiconductor memory device |
| US4845051A (en) * | 1987-10-29 | 1989-07-04 | Siliconix Incorporated | Buried gate JFET |
| JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| DE68926793T2 (de) * | 1988-03-15 | 1997-01-09 | Toshiba Kawasaki Kk | Dynamischer RAM |
| US5242845A (en) * | 1990-06-13 | 1993-09-07 | Kabushiki Kaisha Toshiba | Method of production of vertical MOS transistor |
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| JPH0637275A (ja) * | 1992-07-13 | 1994-02-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-03-30 JP JP4074485A patent/JP2904635B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-27 KR KR1019930004868A patent/KR0178800B1/ko not_active IP Right Cessation
- 1993-03-30 DE DE69331534T patent/DE69331534T2/de not_active Expired - Lifetime
- 1993-03-30 EP EP93105240A patent/EP0563879B1/de not_active Expired - Lifetime
-
1995
- 1995-04-28 US US08/430,287 patent/US5691550A/en not_active Expired - Lifetime
-
1997
- 1997-07-11 US US08/890,376 patent/US5959324A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5691550A (en) | 1997-11-25 |
| EP0563879B1 (de) | 2002-02-06 |
| JP2904635B2 (ja) | 1999-06-14 |
| EP0563879A1 (de) | 1993-10-06 |
| JPH0629485A (ja) | 1994-02-04 |
| KR930020588A (ko) | 1993-10-20 |
| DE69331534D1 (de) | 2002-03-21 |
| KR0178800B1 (ko) | 1999-04-15 |
| US5959324A (en) | 1999-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69331534T2 (de) | Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung | |
| DE4332074C2 (de) | Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung | |
| DE69901657T2 (de) | Herstellungsverfahren für selbstjustierende lokale Zwischenverbindung | |
| DE3844388C2 (de) | ||
| DE3851649T2 (de) | Aus einer Vielzahl von Eintransistorzellen bestehende dynamische Speichervorrichtung mit wahlfreiem Zugriff. | |
| DE68918619T2 (de) | Verfahren zum Herstellen eines selbstisolierenden source/drain-Kontaktes in einem MOS-Transistor. | |
| DE3851380T2 (de) | Statische Ram-Zelle mit an Masse verbundene Graben-Transistoren und vergrabene Masseschicht. | |
| DE68924366T2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung. | |
| DE4239142A1 (de) | ||
| DE10141948A1 (de) | Halbleiterspeichervorrichtung und Hersttelungsverfahren dafür | |
| DE4038114C2 (de) | Verfahren zum Herstellen eines Halbleiterspeichers | |
| DE19520958C2 (de) | Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung | |
| EP0282629B1 (de) | Dreidimensionale 1-Transistorzellenanordung für dynamische Halbleiterspeicher mit Grabenkondensator und Verfahren zur Herstellung des Bitleitungskontaktes | |
| DE112012002662T5 (de) | 6F2-DRAM-Zelle | |
| DE4007582C2 (de) | Verfahren zum Herstellen von mindestens zwei Kontakten in einem Halbleiterbauelement | |
| DE19549116A1 (de) | Verfahren zur Herstellung von Halbleitereinrichtungen | |
| DE4113962C2 (de) | Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese | |
| DE69420805T2 (de) | Herstellungsverfahren für Kontakte in dem Speichergebiet und dem Randgebiet eines IC | |
| EP0764982A1 (de) | Verfahren zur Herstellung einer integrierten CMOS-Schaltung | |
| DE4407532C2 (de) | DRAM-Speicherzelle und Verfahren zur Herstellung derselben | |
| DE4409875A1 (de) | Verfahren zur Herstellung eines MOS Transistors unter Verwendung einer doppelt dotierten Schicht | |
| DE4034169C2 (de) | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür | |
| DE3927176C2 (de) | ||
| DE19727264A1 (de) | Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung | |
| DE69027894T2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition |