DE69027894T2

DE69027894T2 - Halbleiteranordnung und Verfahren zu deren Herstellung

Info

Publication number: DE69027894T2
Application number: DE69027894T
Authority: DE
Inventors: Taiji Ema
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-31
Filing date: 1990-05-30
Publication date: 1996-12-12
Anticipated expiration: 2010-05-31
Also published as: KR900019242A; DE69027894D1; EP0401113A3; EP0401113A2; EP0401113B1; JPH0821687B2; JPH033360A; KR930007524B1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente und deren Herstellungsverfahren sowie insbesondere auf ein Halbleiterbauelement mit einem ersten und einem zweiten Transistor und dessen Herstellungsverfahren, wobei es drei Anforderungen für den ersten und den zweiten Transistor gibt. Erstens gibt es eine Anforderung, die Erzeugung von Kristalldefekt im ersten Transistor dadurch zu unterdrücken, daß eine Verunreinigungsdiffusionsschicht des ersten Transistors nicht einem Ätzen ausgesetzt wird. Zweitens gibt es eine Anforderung, eine Leiterschicht auf dem ersten Transistor über einer Isolationsschicht zu bilden. Drittens gibt es eine Anforderung, für den zweiten Transistor ein zufriedenstellendes Stromsteuervermögen zu erhalten.
Beispielsweise gibt es bei einem dynamischen Direktzugriffsspeicher (DRAM), der mit stapelförmigen Kondensatoren ausgestattet ist, Anforderungen, drei Bedingungen gleichzeitig zu erfüllen, um die Ladungsspeichereigenschaft von Speicherzellen zu verbessern. Eine erste Bedingung ist, eine Verunreinigungsdiffusionsschicht eines Transistors, der die Speicherzelle darstellt, nicht auszusetzen, um so die Erzeugung von Kristalldefekt zu unterdrücken. Eine zweite Bedingung ist, die Bildung einer Speicherelektrode durch Abflachen einer Schicht unter der Speicherelektrode zu vereinfachen. Eine dritte Bedingung ist, ein zufriedenstellendes Stromsteuervermögen des Transistors eines Peripherieschaltkreises zu gewährleisten.
Es wird Bezug genommen auf die EP-A-0 191 612, die eine DRAM-Vorrichtung beschreibt.
Herkömmlicherweise gibt es ein DRAM, das mit stapelförmigen Kondensatoren ausgestattet ist, wie in Fig. 1K, die einen Querschnitt eines wesentlichen Teils dieses herkömmlichen DRAMs zeigt, dargestellt ist. Der DRAM umfaßt ein p-Silizium- (Si-) Substrat 1, eine Feldoxidschicht 2, die ein Bauelement-Isoliergebiet bildet, eine Speicherzelle 3 und einen Peripherieschaltkreis 4.
Die Speicherzelle 3 wird gebildet von einem n-Kanal-Feldeffekttransistor mit isoliertem Gate (hiernach einfach als nMOS FET bezeichnet) 5, der einen Transistor zur Steuerung von Eingabe/Ausgabe von Ladung bildet, und einem stapelförmigen Kondensator 6. Der nMOS FET 5 hat eine niedrig dotierte Senkenstruktur (LDD). Eine Quellendiffusionsschicht 7 des nMOS FETs 5 wird gebildet von einer n&supmin;-Quellendiffusionsschicht 8 und einer n&spplus;-Quellendiffusionsschicht 9. Eine Senkendiffusionsschicht 10 des nMOS FETs 5 wird gebildet von einer n&supmin;-Senkendiffusionsschicht 11 und einer n&spplus;-Senkendiffusionsschicht 12.
Eine Gateisolierschicht 13 besteht aus Siliziumdioxid (SiO&sub2;), eine Gateelektrode (Wortleitung) 14 besteht aus Polysilizium, ein Zwischenschichtisolator 15 besteht aus SiO&sub2;, ein Zwischenschichtisolator 16 besteht aus Phosphor-siliziertem Glas (PSG) und eine Bitleitung 17 besteht aus Aluminium (Al). Die Bitleitung 17 macht über ein Kontaktloch 18 einen Ohmschen Kontakt mit der n&spplus;-Quellendiffusionsschicht 9.
Der stapelförmige Kondensator 6 wird gebildet von einer stapelförmigen Struktur, die eine Polysilizium-Speicherelektrode 19, eine SiO&sub2;-Kondensatorisolierschicht und eine gegenüberliegende Elektrode aus Polysilizium 21 umfaßt. Die Speicherelektrode 19 macht über ein Kontaktloch 22 einen Ohmschen Kontakt mit der n&spplus;-Senkendiffusionsschicht 12. Der Peripherieschaltkreis 4 wird gebildet von einem nMOS FET 23, der ebenfalls die LDD-Struktur hat. Eine Quellendiffusionsschicht 24 des nMOS FETs 23 wird gebildet von einer n&supmin;-Quellendiffusionsschicht 25 und einer n&spplus;-Quellendiffusionsschicht 26. Demgegenüber wird eine Senkendiffusionsschicht 27 des nMOS FETs 23 von einer n&supmin;-Senkendiffusionsschicht 28 und einer n&spplus;-Senkendiffusionsschicht 29 gebildet.
Eine Gateisolierschicht 30 besteht aus SiO&sub2;, eine Gateelektrode 31 besteht aus Polysilizium, und eine Zwischenverbindung 32 besteht aus Al. Die Zwischenverbindung 32 macht über ein Kontaktloch 33 einen Ohmschen Kontakt mit der n&spplus;-Senkendiffusionsschicht 29.
Zusätzlich macht die Bitleitung 17 über ein Kontaktloch 34 einen Ohmschen Kontakt mit der n&spplus;-Quellendiffusionsschicht 26.
Dieser herkömmliche DRAM wird in einer Reihenfolge, wie sie in Fig. 1A bis 1K gezeigt ist, hergestellt.
Zuerst wird das p-Si-Substrat 1 wie in Fig. 1A gezeigt hergerichtet. Eine Oberfläche dieses p-Si-Substrats 1 wird selektiv oxidiert, um die Feldoxidschicht 2 zu bilden, die beispielsweise eine Dicke von 5000Å (1Å = 10&supmin;¹&sup0;m) hat. Dann werden die SiO&sub2;-Schichten 13 und 30 in einem Bauelementgebiet durch eine thermische Oxidation zu einer Dicke von z. B. 150Å gebildet. Darüber hinaus wird eine Polysiliziumschicht 35 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur mittels einer chemischen Gasphasenabscheidung (CVD) gebildet.
Als nächstes wird die Polysiliziumschicht 35 mit einem Muster versehen, und, wie in Fig. 1B dargestellt, die Gateelektroden 14 und 31 werden gebildet. Dann werden die Gateelektroden 14 und 31 und die Feldoxidschicht 2 als Maske verwendet, wenn Phosphor- (P-) Ionen in das p-Si-Substrat 1 mit z. B. einer Energie von 50keV und einer Dosierung von 1x10¹³cm&supmin;² implantiert werden. Als Ergebnis werden n&supmin;-Diffusionsschichten 36-39 gebildet.
Danach wird, wie in Fig. 1C gezeigt, eine SiO&sub2;-Schicht 40 mit einer Dicke von z. B. 3000Å auf der gesamten Oberfläche der stapelförmigen Struktur durch eine CVD gebildet. Ein Ätzen mit reaktiven Ionen (RIE) wird für die SiO&sub2;-Schicht 40 und die SiO&sub2;-Schichten 13 und 30 unter der SiO&sub2;-Schicht 40 vorgenommen, um so die n&supmin;-Diffusionsschichten 36, 37, 38 und 39, wie in Fig. 1D gezeigt, partiell freizulegen. In diesen Zustand werden sogenannte Seitenwand-SiO&sub2;-Schichten 41, 42, 43 und 44 auf den Seitenwandabschnitten der Gateelektroden 14 und 31 gebildet.
Dann wird eine thermische Oxidation vorgenommen, um eine SiO&sub2;-Schicht 45, die eine Dicke von z. B. 150Å hat, auf den freiliegenden Oberflächen des p-Si-Substrats 1 und den Gateelektroden 14 und 31 zu bilden, wie in Fig. 1E dargestellt ist. Danach werden die Gateelektroden 14 und 31, die Seitenwand-SiO&sub2;-Schichten 41, 42, 43 und 44 sowie die Feldoxidschicht 2 als Maske verwendet, wenn Arsen- (As-) Ionen in das p-Si-Substrat 1 mit z. B. einer Energie von 50keV und einer Dosierung von 4x10¹&sup5;cm&supmin;² implantiert werden. Als Ergebnis werden der nMOS FET 5 und der nMOS FET 23 gebildet. Der nMOS FET 5 hat die Quellendiffusionsschicht 7, die von der n&supmin;-Quellendiffusionsschicht 8 und der n&spplus;-Quellendiffusionsschicht 9 gebildet wird, und die Senkendiffusionsschicht 10, die von der n&supmin;-Senkendiffusionsschicht 11 und der n&spplus;-Senkendiffusionsschicht 12 gebildet wird. In ähnlicher Weise hat der nMOS FET 23 die Quellendiffusionsschicht 24, die von der n&supmin;-Quellendiffusionsschicht 25 und der n&spplus;-Quellendiffusionsschicht 26 gebildet wird, und die Senkendiffusionsschicht 27, die von der n&supmin;-Senkendiffusionsschicht 28 und der n&spplus;-Senkendiffusionsschicht 29 gebildet wird.
Dann, wie in Fig. 1F dargestellt, wird eine SiO&sub2;-Schicht mit einer Dicke von z. B. 1000Å auf der gesamten Oberfläche der stapelförmigen Struktur durch eine CVD gebildet, um so den Zwischenschichtisolator 15 zu bilden, der aus SiO&sub2; besteht. Das Kontaktloch 22, das eine Weite von z. B. 0,8µm hat, wird im Zwischenlagenisolator 15 über der n&spplus;-Senkendiffusionsschicht 12 gebildet.
Als nächstes wird, wie in Fig. 1G dargestellt, eine Polysiliziumschicht 46 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur gebildet. As-Ionen werden in dieser Polysiliziumschicht 46 mit beispielsweise einer Energie von 50 keV und einer Dosierung von 1x10¹&sup5;cm&supmin;² implantiert, um so den Widerstand zu verringern. Die Polysiliziumschicht 46 wird dann mit einem Muster versehen, wie in Fig. 1H dargestellt, und die Speicherelektrode 19, die über das Kontaktloch 22 einen Ohmschen Kontakt mit der n&spplus;-Senkendiffusionsschicht 12 macht, wird gebildet.
Danach wird eine Oxidschicht, die auf der freiliegenden Oberfläche der Speicherelektrode 19 natürlich ausgebildet ist, durch Ätzen unter Verwendung einer Fluorwasserstoff- (HF-) Lösung entfernt. Außerdem wir eine thermische Oxidation durchgeführt, um eine SiO&sub2;-Kondensatorisolatorschicht 20 zu bilden, die z. B. eine Dicke von 1000Å auf der freiliegenden Oberfläche der Speicherelektrode 19 hat, wie in Fig. 1I dargestellt.
Als nächstes wird eine Polysiliziumschicht 47 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur gebildet, wie in Fig. 1J dargestellt, und P wird thermisch in die Polysiliziumschicht 47 zur Verringerung des Widerstandes eindiffundiert. Danach wird diese Polysiliziumschicht 47 mit einem Muster versehen, um die gegenüberliegende Elektrode 21 zu bilden, wie in Fig. 1K gezeigt.
Dann wird die PSG-Schicht 16 auf der gesamten Oberfläche der stapelförmigen Struktur bis auf eine Dicke von z. B. 5000Å gebildet, wie in Fig. 1K dargestellt. Die Kontaktlöcher 18, 33 und 34 werden in der PSG-Schicht 16 gebildet, und die Bitleitung 17 und die andere Zwischenverbindung 32 werden gebildet. Als Ergebnis wird der herkömmliche DRAM mit dem stapelförmigen Kondensator 6 erhalten.
Entsprechend dem herkömmlichen Verfahren der Herstellung des in Fig. 1K gezeigten DRAMs sind die Seitenwand-SiO&sub2;-Schichten 41 und 42 auf den Seitenwandabschnitten der Gateelektrode 14, wie in Fig. 1D gezeigt, ausgebildet, um die LDD-Struktur der nMOS FETs 5 und 23 zu verwirklichen. Die Seitenwand-SiO&sub2;-Schichten 41 und 42 flachen die vertikal gestuften Abschnitte an den Seitenwandabschnitten der Gateelektrode 14 ab und wirken vereinfachend für die Bildung der Speicherelektrode 19.
Fig. 2A bis 2C sind Querschnittsansichten, und Fig. 3 ist eine Draufsicht zur Erläuterung der Seitenwand-SiO&sub2;-Schichten 41 und 42. Aus Gründen der Bequemlichkeit wird ein Fall betrachtet, bei dem die Speicherelektrode 19 ohne Bildung der Seitenwand-SiO&sub2;-Schichten 41 und 42 an den Seitenwandabschnitten der Gateelektrode 14 gebildet ist.
In diesem Fall wird eine SiO&sub2;-Schicht 48, die die Gateelektrode 14 und die n&supmin;-Diffusionsschichten 36 und 37 bedeckt, zuerst gebildet, wie in Fig. 2A dargestellt. Nach Bildung eines Kontaktloches 49 in der SiO&sub2;-Schicht 48 wird die Polysiliziumschicht 46 auf der gesamten Oberfläche der stapelförmigen Struktur gebildet. Dann, nachdem der Widerstand der Polysiliziumschicht 46 mittels Durchführung von Ionenimplantation für die Siliziumschicht 46 verringert ist, wird eine RIE durchgeführt, und die Polysiliziumschicht wird mit einem Muster versehen, um die Speicherelektrode 19 zu bilden, wie in Fig. 2B dargestellt.
Jedoch sind Seitenwandabschnitte 48A und 48B der SiO&sub2;-Schicht 48 entlang der Gateelektrode 14 vertikal entsprechend der Form der Seitenwandabschnitte der Gateelektrode 14 geformt. Aus diesem Grund verbleibt, wenn die Polysiliziumschicht 46 durch das RIE geätzt wird und die Speicherelektrode wie in Fig. 2B dargestellt geformt ist, Polysilizium (identifiziert durch Bezugsziffern 50 und 51) an den Seitenwandabschnitten 48A und 48B der SiO&sub2;-Schicht 48, wie in Fig. 2C und 3 gezeigt. Beispielsweise liegt ein Problem darin, daß sich das Polysilizium 50 über zwei einander benachbarte Speicherelektroden 19 ausdehnen und diese Speicherelektroden 19 kurzschließen kann. Demgegenüber liegt ein Problem darin, daß das Polysilizium 51 sich während eines nachfolgenden Prozesses ablösen und über zwei einander benachbarten Speicherelektroden 19 haften und diese Speicherelektroden 19 kurzschließen kann.
Die Seitenwandabschnitte der Gateelektrode 14 können wie Überhänge geformt sein. In diesem Fall sind die Seitenwandabschnitte 48A und 48B der SiO&sub2;-Schicht 48 ebenfalls wie Überhänge geformt. Aus diesem Grund verbleibt, wenn das RIE für die Polysiliziumschicht 46 durchgeführt und die Speicherelektrode 19 gebildet wird, Polysilizium unvermeidbar an den Seitenwandabschnitten 48A und 48B. Wenn die Seitenwandabschnitte der Gateelektrode 14 wie Überhänge geformt sind, werden die oben beschriebenen Probleme besonders beachtlich.
Dementsprechend sind bei dem herkömmlichen DRAM die Seitenwand-SiO&sub2;-Schichten 41 und 42 an den Seitenwandabschnitten der Gateelektrode 14 gebildet, wie in Fig. 1D dargestellt, und die vertikal gestuften Abschnitte an den Seitenwandabschnitten der Gateelektrode 14 werden abgeflacht, so daß die Bildung der Speicherelektrode 19 vereinfacht wird.
Jedoch leidet der oben beschriebene herkömmliche DRAM unter den folgenden Problemen.
Erstens wird, wenn die Seitenwand-SiO&sub2;-Schichten 41, 42, 43 und 44 durch das RIE, wie in Fig. 1D gezeigt, gebildet werden, die Oberfläche der n&supmin;-Diffusionsschicht 37 der Plasmaatmosphäre ausgesetzt. Als Ergebnis liegt ein Problem darin, daß ein Kristalldefekt an der Oberfläche der n&supmin;-Diffusionsschicht 37 durch Kontamination von Metallen wie Eisen, Kupfer und Nikkel, die in der Innenwand einer Kammer, die das Plasma enthält, oder aufgrund von Elektrodenerosion in der Plasmaatmosphäre enthalten sind, erzeugt wird. Da die Speicherelektrode 19 mit der Oberfläche der n&supmin;-Diffusionsschicht 37 verbunden ist, wird die Ladungsspeichereigenschaft (Auffrischeigenschaft) der Speicherzelle 3 durch den Kristalldefekt verringert.
Daher wird eine Beschreibung eines denkbaren Verfahrens einer Herstellung des DRAMs zur Eliminierung des Problems des herkömmlichen Verfahrens unter Bezug auf Fig. 4 ahgegeben. Nach diesem denkbaren Verfahren wird beim Ätzen durch das RIE der SiO&sub2;-Schicht 40, die in dem Schritt, der in Fig. 4 gezeigt ist, auf der gesamten Oberfläche der stapelförmigen Struktur gebildet ist, das Ätzen auf halbem Wege beendet, wie in Fig. 4 dargestellt. Dann wird eine SiO&sub2;-Schicht 52 mit einer vorbestimmten Dicke gebildet, und Seitenwand-SiO&sub2;-Schichten 53, 54, 55 und 56 werden an den Seitenwandabschnitten der Gateelektroden 14 und 31 gebildet.
Nach diesem denkbaren Verfahren ist es möglich, die Seitenwand-SiO&sub2;-Schichten 53 und 54 an den Seitenwandabschnitten der Gateelektrode 14 zu bilden, ohne die n&supmin;-Diffusionsschicht 37 der Plasmaatmosphäre auszusetzen. Aus diesem Grund ist es möglich, die n&supmin;-Diffusionsschicht 37 vor Metallkontamination zu schützen und die Speicherelektrode 19 einfach zu bilden.
Jedoch tritt bei diesem denkbaren Verfahren in einer späteren Stufe, wenn die n&spplus;-Quellendiffusionsschicht 9 und die n&spplus;-Senkendiffusionsschicht 12 des nMOS FETs 5 und die n&spplus;-Quellendiffusionsschicht 26 und die n&spplus;-Senkendiffusionsschicht 29 des nMOS FETs 23 gebildet werden, wie in der oben beschriebenen Fig. 1E dargestellt, ein Problem auf.
In anderen Worten ist es beim Bilden der n&spplus;-Quellendiffusionsschicht 9, der n&spplus;-Senkendiffusionsschicht 12, der n&spplus;-Quellendiffusionsschicht 26 und der n&spplus;-Senkendiffusionsschicht 29 entsprechend dem denkbaren Verfahren von Fig. 4 erforderlich, die As-Ionenimplantation in das p-Si-Substrat 1 so zu beschleunigen, daß die As-Ionen in die SiO&sub2;-Schicht 52 eindringen. Es ist jedoch schwierig, die Dicke der SiO&sub2;-Schicht 52 mit hoher Genauigkeit entsprechend des RIE zu steuern, und die As-Ionen müssen mit einer Energie implantiert werden, die die Dickeverteilung der SiO&sub2;-Schicht 52 berücksichtigt. Folglich dringen, wenn die As-Ionenimplantation unter solcher Berücksichtigung durchgeführt wird, die As-Ionen in die Gateelektroden 19 und 31 ein und erreichen den Kanalbereich, wodurch unerwünschte Einwirkungen auf die Eigenschaften der nMOS FETs 5 und 23 eingeführt werden.
Demgegenüber liegt ein anderes Problem darin, daß die Ionenimplantation mit hoher Beschleunigung und hoher Dosierung zu einem geringen Durchsatz führt.
Zweitens ist beim herkömmlichen DRAM, das in Fig. 1K gezeigt ist, die n&spplus;-Senkendiffusionsschicht 12 im nMOS FET 5 vorgesehen, jedoch muß die As-Ionenimplantation für das p-Siliziumsubstrat 1 mit einer hohen Dosierung durchgeführt werden, um diese n&spplus;-Senkendiffusionsschicht 12 zu bilden. In diesem Fall wird das Gebiet, das der As-Ionenimplantation ausgesetzt wird, in einen amorphen Zustand überführt, und es wird notwendig, danach einen thermischen Prozeß durchzuführen, um das Gebiet in den Kristallzustand zurückzuführen. Wenn aber eine solche Rekristallisation durchgeführt wird, wird in der n&spplus;-Senkendiffusionsschicht 12 eine Versetzungsschleife erzeugt, und es liegt ein Problem darin, daß die Ladungsspeichereigenschaft der Speicherzelle 3 dadurch verschlechtert wird.
Zusätzlich macht im herkömmlichen DRAM, dargestellt in Fig. 1K, das Kopfende der Seitenwand-SiO&sub2;-Schicht 42 direkten Kontakt mit dem p-Si-Substrat 1, wie in Fig. 1D gezeigt, und ein Winkel, den das Kopfende der Seitenwand SiO&sub2;-Schicht 42 mit der Oberfläche des p-Si-Substrats 1 bildet, kann nicht klein gemacht werden. Als Ergebnis liegen Probleme darin, daß eine Spannung am Kopfendenabschnitt der Seitenwand-SiO&sub2;-Schicht 42 konzentriert ist, und eine Kantenversetzung wird in der n&supmin;-Senkendiffusionsschicht 11 oder der n&spplus;-Senkendiffusionsschicht 12 bei diesem Abschnitt erzeugt, wenn die n&spplus;-Senkendiffusionsschicht 12 gebildet wird (Rekristallisation findet statt), wodurch die Ladungsspeichereingenschaft der Speicherzelle 3 verschlechtert wird.
Die Versetzungsschleife und die Kantenversetzung werden auch in der Quellendiffusionsschicht 7 erzeugt. Da die Quellendiffusionsschicht 7 die Ladung führt, beeinflussen jedoch die Versetzungsschleife und die Kantenversetzung in der Quellendiffusionsschicht 7 die Ladungsspeichereigenschaft der Speicherzelle 3 im wesentlichen nicht.
Der Transistor, der die Speicherzelle bildet, steuert nur die Eingabe/Ausgabe der Ladung. Folglich werden praktisch vom Gesichtspunkt der Betriebseigenschaft dieses Transistors keine Probleme hervorgerufen, selbst wenn die Widerstände von dessen Quellendiffusionsschicht und Senkendiffusionsschicht groß sind. Dementsprechend reicht es aus, für den Transistor, der die Speicherzelle bildet, nur die n&supmin;-Quellendiffusionsschicht und die n&supmin;-Senkendiffusionsschicht vorzusehen, und dies vermeidet tatsächlich die Erzeugung der Versetzungsschleife und der Kantenversetzung in der Senkendiffusionsschicht.
Demgegenüber muß das Stromsteuervermögen für den Transistor, der den Peripherieschaltkreis bildet, gewährleistet sein. Aus diesem Grund müssen die Widerstände der Quellendiffusionsschicht und der Senkendiffusionsschicht dieses Transistors klein sein. Als Ergebnis müssen die n&spplus;-Quellendiffusionsschicht und die n&spplus;-Senkendiffusionsschicht für den Transistor, der den Peripherieschaltkreis bildet, vorgesehen werden.
Daher gibt es bei dem herkömmlichen DRAM eine Anforderung, den Transistor, der die Speicherzelle bildet, so auszubilden, daß dessen Quellendiffusionsschicht und dessen Senkendiffusionsschicht jeweils allein aus einer n&supmin;-Quellendiffusionsschicht und einer n&supmin;-Senkendiffusionsschicht bestehen, und den Transistor, der den Peripherieschaltkreis bildet, so auszubilden, daß eine Quellendiffusionsschicht eine n&supmin;-Quellendiffusionsschicht und eine n&spplus;-Quellendiffusionsschicht umfaßt, und daß eine Senkendiffusionsschicht eine n&supmin;-Senkendiffusionsschicht und eine n&spplus;-Senkendiffusionsschicht umfaßt.

Kurzdarstellung der Erfindung

Dementsprechend ist es ein allgemeines Ziel der vorliegenden Erfindung, ein Halbleiterbauelement und ein Herstellungsverfahren dessen bereitzustellen, bei dem die oben beschriebenen Probleme eliminiert sind.
Das oben beschriebene Halbleiterbauelement umfaßt: ein Halbleitersubstrat; einen ersten Transistor, der auf dem Halbleitersubstrat ausgebildet ist und ein erstes Quellendiffusionsgebiet, ein erstes Senkendiffusionsgebiet und eine erste Gateelektrode, die auf dem Substrat angebracht und zwischen den ersten Diffusionsgebieten angeordnet ist, hat, wobei das erste Quellendiffusionsgebiet und das erste Senkendiffusionsgebiet im Halbleitersubstrat ausgebildet sind; einen zweiten Transistor, der dem ersten Transistor benachbart auf dem Halbleitersubstrat ausgebildet ist und ein zweites Quellendiffusionsgebiet, ein zweites Senkendiffusionsgebiet und eine zweite Gateelektrode, die auf dem Substrat angebracht und zwischen den zweiten Diffusionsgebieten angeordnet ist, hat, wobei das zweite Quellendiffusionsgebiet und das zweite Senkendiffusionsgebiet im Halbleitersubstrat ausgebildet sind; und eine Feldoxidschicht, die auf dem Halbleitersubstrat zwischen dem ersten und dem zweiten Transistor zur Isolierung des ersten und des zweiten Transistors angeordnet ist.
Gemäß der vorliegenden Erfindung ist ein Halbleiterbauelement, wie in Anspruch 1 definiert, vorgesehen.
Entsprechend dem Halbleiterbauelement der vorliegenden Erfindung ist es möglich, die Erzeugung von Kristalldefekt dadurch zu unterdrücken, daß das Verunreinigungsgebiet des ersten Transistors nicht einer Ätzatmosphäre ausgesetzt wird.
Ein Verfahren der Herstellung eines Halbleiterbauelementes, das zwei benachbarte Transistoren auf einem Halbleitersubstrat mit einer Feldoxidschicht zwischen den zwei Transistoren umfaßt, ist auch bekannt und umfaßt die Schritte: Bilden eines ersten Gates eines ersten Transistors und eines zweiten Gates eines zweiten Transistors auf dem Halbleitersubstrat mit der Feldoxidschicht zum Isolieren des ersten und des zweiten Transistors; und Bilden von Verunreinigungsdiffusionsgebieten im Halbleitersubstrat, um ein erstes Quellendiffusionsgebiet und ein erstes Senkendiffusionsgebiet des ersten Transistors zu machen, wobei die ersten Diffusionsgebiete gegenüberliegenden Seiten des ersten Gates benachbart angeordnet werden, sowie ein zweites Quellendiffusionsgebiet und ein zweites Senkendiffusionsgebiet des zweiten Transistors zu machen, wobei die zweiten Diffusionsgebiete gegenüberliegenden Seiten des zweiten Gates benachbart angeordnet werden.
Entsprechend der vorliegenden Erfindung ist ein Verfahren, wie in Anspruch 8 definiert, vorgesehen.
Entsprechend dem Verfahren der vorliegenden Erfindung ist es möglich, die Erzeugung von Kristalldefekt dadurch zu unterdrücken, daß das Verunreinigungsgebiet des ersten Transistors nicht einer Ätzatmosphäre ausgesetzt wird.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung hervorgehen, wenn diese in Zusammensicht mit den beigefügten Zeichnungen gelesen wird.

Kurze Beschreibung der Zeichnungen

Fig. 1A bis 1K sind Querschnittsansichten zur Erläuterung eines herkömmlichen Verfahrens der Herstellung eines DRAMs;
Fig. 2A bis 2C sind Querschnittsansichten, und Fig. 3 ist eine Draufsicht, die jeweils einen wesentlichen Teil des in Fig. 1K gezeigten DRAMs zur Erläuterung von Funktionen von Seitenwand-SiO&sub2;-Schichten zeigen, die an einer Gateelektrode eines nMOS FETs, der eine Speicherzelle des in Fig. 1K dargestellten DRAMs bildet, ausgebildet sind;
Fig. 4 ist eine Querschnittsansicht zur Erläuterung eines denkbaren Verfahrens der Herstellung eines DRAMs zur Eliminierung des Problems des herkömmlichen Verfahrens;
Fig. 5A bis 5D sind Querschnittsansichten zur Erläuterung eines ersten denkbaren Verfahrens der Herstellung eines Halbleiterbauelementes;
Fig. 6 ist eine Querschnittsansicht, die einen Teil des in Fig. 5D gezeigten Halbleiterbauelementes auf einer vergrößerten Skala zeigt; und
Fig. 7A bis 7K sind Querschnittsansichten zur Erläuterung eines Verfahrens der Herstellung eines Halbleiterbauelementes gemäß der vorliegenden Erfindung.

Beschreibung der bevorzugten Ausführungsformen

Zuerst wird eine Beschreibung eines ersten denkbaren Verfahrens der Herstellung eines Halbleiterbauelementes unter Bezug auf Fig. 5A bis 5D gegeben. In Fig. 5A bis 5D sind diejenigen Teile, die im wesentlichen dieselben wie die entsprechenden Teile in Fig. 1A bis 1K, 2A bis 2C, 3 und 4 sind, mit denselben Bezugsziffern bezeichnet, und auf deren Beschreibung wird verzichtet. Dieses Verfahren stellt eine erste Ausführungsform von Halbleiterbauelement her.
Bei dieser Ausführungsform werden die Schritte, die in Zusammenhang mit Fig. 1A bis 1C und 4 beschrieben sind, ausgeführt, um die SiO&sub2;-Schicht 52, wie in Fig. 4 gezeigt, zu bilden. Danach, wie in Fig. 5A dargestellt, wird ein Teil 52A der SiO&sub2;-Schicht 52, entsprechend dem Peripherieschaltkreis, durch RIE entfernt, so daß nur ein Teil 52B der SiO&sub2;-Schicht 52 zurückbleibt. In diesem Fall sind Seitenwand-SiO&sub2;-Schichten 57 und 58 an den Seitenwandabschnitten der Gateelektrode 31 ausgebildet. Bei dieser Ausführungsform bildet ein nMOS FET 60, der die n&supmin;-Diffusionsschicht 36 als die n&supmin;-Quellendiffusionsschicht und die n&supmin;-Diffusionsschicht 37 als die n&supmin;-Senkendiffusionsschicht verwendet, die Speicherzelle 3.
Der nMOS FET 23 hat die LDD-Struktur, aber der nMOS FET 60 hat die LDD-Struktur nicht, da ein unerwünschtes Stromleck an dem pn-Übergang der LDD-Struktur eingeführt wird. Solch ein Stromleck wird durch eine Oberflächenverschlechterung aufgrund des RIE, das für das p-Si-Substrat 1 durchgeführt wird, erzeugt. Dieses Stromleck verschlechtert die Ladungsspeichereigenschaft der Speicherzelle 3, und ein Transistor mit der LDD-Struktur ist zur Verwendung als der Transistor der Speicherzelle 3 ungeeignet. Demgegenüber ist solch ein Stromleck im Fall des Transistors, der für den Peripherieschaltkreis 4 verwendet wird, vernachlässigbar, solange ein zufriedenstellendes Stromsteuervermögen gesichert ist. Dies ist der Grund, weshalb der nMOS FET 23 die LDD-Struktur hat, während der nMOS FET 60 sie nicht hat.
Als nächstes wird eine thermische Oxidation ausgeführt, um eine SiO&sub2;-Schicht 59 mit einer Dicke von z. B. 150Å auf der freiliegenden Oberfläche des p-Si-Substrats 1 und der freiliegenden Oberfläche der Gateelektrode 31 zu bilden, wie in Fig. 5B gezeigt. Dann werden der Teil 52B, die Feldoxidschicht 2, die Gateelektrode 31 und die Seitenwand-SiO&sub2;-Schichten 57 und 58 als Maske verwendet, wenn As-Ionen in dem p-Si-Substrat 1 mit z. B. einer Energie von 50 keV und einer Dosierung von 4x10¹&sup5;cm&supmin;² implantiert werden, um so die n&spplus;-Quellendiffusionsschicht 26 und die n&spplus;-Senkendiffusionsschicht 29 zu bilden. Natürlich kann anstelle des Teils 52B der SiO&sub2;-Schicht 52 eine Resistmaske eingesetzt werden.
Als Ergebnis wird der nMOS FET 23 mit der Quellendiffusionsschicht 24, die von der n&supmin;-Quellendiffusionsschicht 25 und der n&spplus;-Quellendiffusionsschicht 26 gebildet wird, und der Senkendiffusionsschicht 27, die von der n&supmin;-Senkendiffusionsschicht 28 und der n&spplus;-Senkendiffusionsschicht 29 gebildet wird, gebildet.
Dann, wie in Fig. 5C dargestellt, wird ein Kontaktloch 61 in dem Teil 52B über der n&supmin;-Senkendiffusionsschicht 37 gebildet. Danach wird die Polysiliziumschicht 46 mit der Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur gebildet, und der Widerstand dieser Polysiliziumschicht 46 wird mittels Durchführung einer As-Ionenimplantation verringert. Die Speicherelektrode 19, dargestellt in Fig. 5D, wird durch Mustern der Polysiliziumschicht 46 durch RIE gebildet.
Die Probleme des herkömmlichen DRAMs werden entsprechend dieser Ausführungsform eliminiert. Jedoch, wie in Fig. 6 auf einer vergößerten Skala dargestellt, ist ein Seitenwandabschnitt 62 am Ende des Teils 52B vertikal ausgebildet. Daher bleibt, wenn die Polysiliziumschicht 46 durch das RIE zur Bildung der Speicherelektrode 19 geätzt wird, Polysilizium 63 unvermeidbar an dem Seitenwandabschnitt 62 des Teils 52B zurück. Dieses Polysilizium 63 kann sich während des folgenden Prozesses, in dem die freiliegende Oberfläche der Speicherelektrode 19 natürlich oxidiert ist und mit der HF-Lösung entfernt wird, ablösen. Das sich ablösende Polysilizium 63 kann über zwei einander benachbarten Speicherelektroden 19 haften bleiben und einen Kurzschluß verursachen.
Als nächstes wird eine Beschreibung eines zweiten Verfahrens der Herstellung eines Halbleiterbauelementes gegeben, das der vorliegenden Erfindung entspricht und die Probleme, auf die bei der ersten denkbaren Ausführungsform gestoßen wird, eliminiert, und zwar unter Bezug auf Fig. 7A bis 7K. In Fig. 7A bis 7K sind diejenigen Teile, die im wesentlichen dieselben wie die entsprechenden Teile in Fig. 1A bis 1K, 2A bis 2C, 3, 4, 5A bis 5D und 6 sind, mit denselben Bezugsziffern bezeichnet, und auf deren Beschreibung wird verzichtet. Diese Ausführungsform des Verfahrens stellt ein Halbleiterbauelement gemäß der vorliegenden Erfindung her.
Bei dieser Ausführungsform werden ähnliche Schritte wie die in Zusammenhang mit Fig. 1A und 1B beschriebenen durchgeführt, wie in Fig. 7A und 7B dargestellt.
In anderen Worten wird das p-Si-Substrat 1 hergerichtet, wie in Fig. 7A gezeigt. Die Oberfläche dieses p-Si-Substrats 1 ist selektiv oxidiert, um die Feldoxidschicht 2 zu bilden, die eine Dicke von z. B. 5000Å hat. Dann werden die SiO&sub2;-Schichten 13 und 30 im Bauelementgebiet durch thermische Oxidation zu einer Dicke von z. B. 150Å gebildet. Weiterhin wird die Polysiliziumschicht 35 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur mittels einer CVD gebildet.
Als nächstes wird die Polysiliziumschicht 35 mit einem Muster versehen, und, wie in Fig. 7B dargestellt, die Gateelektroden 14 und 31 werden gebildet. Dann werden die Gateelektroden 14 und 31 als Maske benutzt, wenn Phosphor- (P-) Ionen in das p-Si-Substrat 1 mit z. B. einer Energie von 50 keV und einer Dosierung von 1x10¹³cm&supmin;² implantiert werden. Als Ergebnis werden die n&supmin;-Diffusionsschichten 36, 37, 38 und 39 gebildet.
Bei dieser Ausführungsform bildet der nMOS FET 60 die Speicherzelle 3, und dieser nMOS FET 60 benutzt die n&supmin;-Diffusionsschicht 36 als die n&supmin;-Quellendiffusionsschicht und die n&supmin;-Diffusionsschicht 37 als die n&supmin;-Senkendiffusionsschicht.
Dann, wie in Fig. 7C gezeigt, wird eine SiO&sub2;-Schicht 64 mit einer Dicke von z. B. 1000Å auf der gesamten Oberfläche der stapelförmigen Struktur durch eine CVD gebildet. Ein Teil 64A der SiO&sub2;-Schicht 64, entsprechend dem Peripherieschaltkreis, wird durch ein RIE entfernt, so daß nur ein Teil 64B der SiO&sub2;-Schicht 64, entsprechend der Speicherzelle, zurückbleibt, wie in Fig. 7D dargestellt. Das RIE wird beendet durch Vornahme einer Endpunktdetektion, die eine Änderung in einer Intensität eines Plasmalichtemissionsspektrums detektiert, wenn die Oberfläche des p-Si-Substrats 1 am Peripherieschaltkreis freigelegt ist. In diesem Fall werden die Seitenwand-SiO&sub2;-Schichten 65 und 66 an den Seitenwandabschnitten der Gateelektrode 31 gebildet.
Als nächstes wird, wie in Fig. 7E dargestellt, eine SiO&sub2;-Schicht 67 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur mittels einer CVD gebildet. Danach wird für diese SiO&sub2;-Schicht 67 ein RIE durchgeführt, um so die n&supmin;-Diffusionsschichten 38 und 39 freizulegen, wie in Fig. 7F gezeigt. Die oben beschriebene Endpunktdetektion wird auch zur Detektion des Endes dieses RIE verwendet. Daher wird die Oberfläche des p-Si-Substrats 1 an der Speicherzelle dem Plasma nicht ausgesetzt. Seitenwand-SiO&sub2;-Schichten 68, 69 und 70 werden jeweils an den Seitenwandabschnitten des Teils 64B entlang der Gateelektrode 14 und am Seitenwandabschitt auf dem Ende des Teils 64B gebildet. Zusätzlich werden Seitenwand-SiO&sub2;-Schichten 71 und 72 jeweils an den Seitenwandabschnitten der Seitenwand-SiO&sub2;-Schichten 65 und 66 gebildet. Als Ergebnis werden eine Seitenwand-SiO&sub2;-Schicht 73, in der die Seitenwand-SiO&sub2;-Schichten 65 und 71 integriert sind, und eine Seitenwand-SiO&sub2;-Schicht 74, in der die Seitenwand-SiO&sub2;-Schichten 66 und 72 integriert sind, gebildet.
Als nächstes wird eine thermische Oxidation durchgeführt, um eine SiO&sub2;-Schicht 75 mit einer Dicke von z. B. 150Å auf den freiliegenden Oberflächen des p-Si-Substrats 1 und der Gateelektrode 31 zu bilden. Danach werden der Teil 64B der SiO&sub2;-Schicht 64, die Feldoxidschicht 2, die Gateelektrode 31 und die Seitenwand-SiO&sub2;-Schichten 73 und 74 als Maske benutzt, wenn As-Ionen in dem p-Si-Substrat 1 mit z. B. einer Energie von 50 keV und einer Dosierung von 4x10¹&sup5;cm&supmin;² implantiert werden, um so die Quellendiffusionsschicht 24, die von der n&supmin;-Quellendiffusionsschicht 25 und der n&spplus;-Quellendiffusionsschicht 26 gebildet wird, und die Senkendiffusionsschicht 27, die von der n&supmin;-Senkendiffusionsschicht 28 und der n&spplus;-Senkendiffusionsschicht 29 gebildet wird, zu bilden. Natürlich kann an der Speicherzelle eine Resistmaske benutzt werden. Zusätzlich kann nach dem in Fig. 7d gezeigten Schritt ein Oxidationsprozess durchgeführt werden, und die As+ -Ionenimplantation kann danach durchgeführt werden.
Daher wird ein nMOS FET 23 gebildet, der die Quellendiffusionsschicht 24 und die Senkendiffusionsschicht 27 hat.
Als nächstes, wie in Fig. 7H dargestellt, wird eine SiO&sub2;-Schicht 76 mit einer Dicke von z. B. 1000Å durch eine CVD gebildet. Dann wird in der SiO&sub2;-Schicht 76 und dem Teil 64B der SiO&sub2;-Schicht 64 über der n&supmin;-Quellendiffusionsschicht 37 ein Kontaktloch 77 gebildet. Zusätzlich wird die Polysiliziumschicht 46 mit einer Dicke von z. B. 2000Å auf der gesamten Oberfläche der stapelförmigen Struktur gebildet. Der Widerstand dieser Polysiliziumschicht 46 wird durch Implantieren von As-Ionen mit z. B. einer Energie von 50 keV und einer Dosierung von 1x10¹&sup5;cm&supmin;² verringert.
Danach wird die Polysiliziumschicht 46, wie in Fig. 7I gezeigt, mit einem Muster versehen, und die Speicherelektrode 19 wird gebildet. Diese Speicherelektrode 19 macht über das Kontaktloch 77 einen Ohmschen Kontakt mit der n&spplus;-Senkendiffusionsschicht 11. Eine natürliche Oxidschicht, die an der freiliegenden Oberfläche der Speicherelektrode 19 ausgebildet ist, wird durch Ätzen mit der HF-Lösung entfernt.
Eine thermische Oxidation wird durchgeführt, um die SiO&sub2;-Kondensatorisolationsschicht 20, die eine Dicke von z. B. 100Å hat, auf der freiliegenden Oberfläche der Speicherelektrode 19 zu bilden, wie in Fig. 7J dargestellt. Die Polysiliziumschicht 47 mit einer Dicke von z. B. 2000Å wird auf der gesamten Oberfläche der stapelförmigen Struktur gebildet, wie in Fig. 7J dargestellt, und P wird thermisch in die Polysiliziumschicht 47 eindiffundiert, um den Widerstand zu verringern.
Dann wird diese Polysiliziumschicht 47 mit einem Muster versehen, um die gegenüberliegende Elektrode 21 zu bilden, wie in Fig. 7K dargestellt. Zusätzlich wird die PSG-Schicht 16 auf der gesamten Oberfläche der stapelförmigen Struktur zu einer Dicke von z. B. 5000Å gebildet, wie in Fig. 7K gezeigt.
Die Kontaktlöcher 18, 33 und 34 werden in der PSG-Schicht 16 gebildet, wie in Fig. 7K dargestellt, und die Bitleitung 17 und die andere Zwischenverbindung 32 werden gebildet. Als Ergebnis wird die zweite Ausführungsform des DRAMs mit dem stapelförmigen Kondensator 6 erhalten.
Bei dieser Ausführungsform sind die Seitenwand-SiO&sub2;-Schichten 68, 69 und 70 an den Seitenwandabschnitten des Teils 64B der SiO&sub2;-Schicht 64 ausgebildet, die unter der Speicherelektrode 19 vorgesehen ist, wie in Fig. 7F dargestellt, so daß der vertikal gestufte Abschnitt der Seitenwandabschnitte abgeflacht wird. Danach, wenn die Polysiliziumschicht 46 zur Bildung der Speicherelektrode 19 geätzt wird, ist es möglich, das Polysilizium daran zu hindern, an dem Seitenwandabschnitt des Teils 64B zurückzubleiben, wie in Fig. 7H und 71 dargestellt. Als Ergebnis ist es möglich, positiv zu vermeiden, daß die einander benachbarten Speicherelektroden 19 durch ein zurückbleibendes Polysiliziumstück kurzgeschlossen werden, und die Bildung der Speicherelektrode 19 wird vereinfacht.
Zusätzlich wird entsprechend dieser Ausführungsform die Oberfläche der n&supmin;-Senkendiffusionsschicht 37, mit der die Speicherelektrode 19 verbunden ist, durch den Teil 64B der SiO&sub2;-Schicht 64 bedeckt, wie in Fig. 7D gezeigt. Daher wird die Oberfläche der n&supmin;-Senkendiffusionsschicht 37 nicht der Plasmaatmosphäre ausgesetzt, wenn die SiO&sub2;-Schicht 67 geätzt wird, wie anhand von Fig. 7E bis 7F verständlich wird. Aus diesem Grund wird die Oberfläche der n&supmin;-Senkendiffusionsschicht 37 positiv vor Metallkontamination geschützt. Weiterhin ist, wie in Fig. 7F gezeigt, die Seitenwand-SiO&sub2;-Schicht 69 über der n&supmin;-Senkendiffusionsschicht 37 über dem Teil 64B der SiO&sub2;-Schicht 64 ausgebildet. Daher wird die Spannung am Kopfende des Teils 64B gegenüber dem p-Si-Substrat 1 verringert. Da die Senkendiffusionsschicht des nMOS FETs 60 nur aus der n&supmin;-Senkendiffusionsschicht 37 gebildet ist und keine Verunreinigungsionen-Implantation zur Bildung einer n&spplus;-Senkendiffusionsschicht durchgeführt werden muß, ist es darüber hinaus möglich, die Erzeugung von Kristalldefekt, wie die Versetzungsschleife und die Kantenversetzung, die während eines Rekristallisierungsprozesses nach der Verunreinigungsionen-Implantation mit einer hohen Dosierung auftreten, zu vermeiden. Dementsprechend kann die Ladungsspeichereigenschaft der Speicherzelle 3 verbessert werden.
Zusätzlich hat bei dieser Ausführungsform der nMOS FET 23, der den Peripherieschaltkreis bildet, die LDD-Struktur und ist mit der n&spplus;-Quellendiffusionsschicht 26 und der n&spplus;-Senkendiffusionsschicht 29 ausgestattet. Daher können die Widerstände der Quellendiffusionsschicht 24 und der Senkendiffusionsschicht 27 klein gemacht werden. Folglich ist es möglich, ein ausreichendes Stromsteuervermögen am Transistor des Peripherieschaltkreises 4 zu gewährleisten.
In anderen Worten ist es möglich, gleichzeitig drei Ziele zu erreichen. Erstens ist es möglich, die Bildung der Speicherelektrode 19 durch Abflachen des vertikal gestuften Abschnitts des Teils 64B der SiO&sub2;-Schicht 64, die unter der Speicherelektrode 19 ausgebildet ist, zu vereinfachen. Zweitens ist es möglich, die Ladungsspeichereigenschaft der Speicherzelle 3 durch Unterdrückung der Erzeugung von Kristalldefekt in der n&supmin;-Senkendiffusionsschicht 37 des nMOS FETs 60 zu verbessern, mit welcher n&supmin;-Senkendiffusionsschicht 37 die Speicherelektrode 19 verbunden ist. Drittens ist es möglich, ein ausreichendes Stromsteuervermögen für den nMOS FET 23, der den Peripherieschaltkreis 4 bildet, durch Verringerung der Widerstände der Quellendiffusionsschicht 24 und der Senkendiffusionsschicht 27 des nMOS FETs 23 zu sichern.
Bei dieser Ausführungsform bildet ein erster Transistor die Speicherzelle, und ein zweiter Transistor bildet den Peripherieschaltkreis. Jedoch kann der erste Transistor einen Leseverstärker des Halbleiterbauelementes bilden.
In der beschriebenen Ausführungsform wird die vorliegende Erfindung bei dem DRAM mit stapelförmigen Kondensatoren angewandt. Jedoch ist die vorliegende Erfindung bei anderen Halbleitervorrichtungen wie einem statischen RAM ähnlich anwendbar.

Claims

1. Halbleiterbauelement, umfassend ein Halbleitersubstrat (1); einen ersten Transistor (60), der auf dem Halbleitersubstrat ausgebildet ist und ein erstes Quellendiffusionsgebiet (37), ein erstes Senkendiffusionsgebiet (36) und eine erste Gateelektrode (14), die auf dem Substrat angebracht und zwischen den ersten Diffusionsgebieten (36, 37) angeordnet ist, hat, wobei das erste Quellendiffusionsgebiet und das erste Senkendiffusionsgebiet im Halbleitersubstrat ausgebildet sind; einen zweiten Transistor (23), der dem ersten Transistor benachbart auf dem Halbleitersubstrat ausgebildet ist und ein zweites Quellendiffusionsgebiet (24), ein zweites Senkendiffusionsgebiet (27) und eine zweite Gateelektrode (31), die auf dem Substrat angebracht und zwischen den zweiten Diffusionsgebieten (24, 27) angeordnet ist, hat, wobei das zweite Quellendiffusionsgebiet und das zweite Senkendiffusionsgebiet in Halbleitersubstrat ausgebildet sind; und eine Feldoxidschicht (2), die auf dem Halbleitersubstrat zwischen dem ersten und dem zweiten Transistor (60, 23) zur Isolierung des ersten und des zweiten Transistors angeordnet ist, dadurch gekennzeichnet, daß vorgesehen sind:

eine erste Isolierschicht (64B, 65, 66), welche die Oberfläche des Halbleitersubstrats (1) so bedeckt, daß die erste Isolierschicht die gesamte Oberfläche des ersten Transistors (60) und die Seitenwandabschnitte der zweiten Gateelektrode (31) des zweiten Transistors (23) bedeckt;

eine Seitenwandisolierschicht (68-72), die auf der ersten Isolierschicht an den Seitenwandabschnitten der ersten Gateelektrode (14), am Kantenbereich der ersten Isolierschicht (64B) und an den Seitenwandabschnitten der zweiten Gateelektrode ausgebildet ist; und

eine zweite Isolierschicht (76), die über dem ersten und dem zweiten Transistor (60, 23), über der Seitenwandisolierschicht (68-72) ausgebildet ist, wobei die erste und die zweite Isolierschicht (64B, 76) mit Kontaktlöchern für Anschlußbereiche der Transistoren (60, 23) ausgestattet sind.

2. Das Halbleiterbauelement wie in Anspruch 1 beansprucht, dadurch gekennzeichnet, daß der zweite Transistor (23) eine niedrig dotierte Senkenstruktur (LDD) hat.

3. Das Halbleiterbauelement wie in Anspruch 1 oder 2 beansprucht, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) von einem ersten Halbleitertyp ist, das erste Quellendiffusionsgebiet (36) und das erste Senkengebiet (37) des ersten Transistors (60) zu einem zweiten Halbleitertyp mit einer ersten Dosierung dotiert sind, das zweite Quellendiffusionsgebiet (24) des zweiten Transistors (23) eine erste Quellendiffusionsschicht (25), die zum zweiten Halbleitertyp mit einer zweiten Dosierung dotiert ist, und eine zweite Quellendiffusionsschicht (26), die zum zweiten Halbleitertyp mit einer dritten Dosierung dotiert ist, umfaßt, und das zweite Senkendiffusionsgebiet (27) des zweiten Transistors eine erste Senkendiffusionsschicht (28), die zum zweiten Halbleitertyp mit der zweiten Dosierung dotiert ist, und eine zweite Senkendiffusionsschicht (29), die zum zweiten Halbleitertyp mit der dritten Dosierung dotiert ist, umfaßt, und daß der erste und der zweite Halbleitertyp verschiedene Halbleitertypen sind und die erste und die zweite Dosierung niedriger als die dritte Dosierung sind.

4. Das Halbleiterbauelement wie in Anspruch 3 beansprucht, dadurch gekennzeichnet, daß der erste und der zweite Halbleitertyp p- bzw. n-Halbleiter sind und der erste und der zweite Transistor (60, 23) n-Kanal-Feldeffekttransistoren mit isoliertem Gate sind.

5. Das Halbleiterbauelement wie in einem der Ansprüche 1 bis 4 beansprucht, dadurch gekennzeichnet, daß der erste Transistor (60) eine Speicherzelle (3) einer Halbleiter-Speichervorrichtung und der zweite Transistor (23) einen Peripherieschaltkreis (4) der Halbleiter-Speichervorrichtung bildet.

6. Das Halbleiterbauelenent wie in Anspruch 5 beansprucht, dadurch gekennzeichnet, daß außerdem ein stapelförmiger Kondensator (6), der auf der zweiten Isolierschicht (76) ausgebildet und mit dem ersten Transistor (60) zur Bildung der Speicherzelle (3) der Halbleiter-Speichervorrichtung verbunden ist, und ein Kontaktloch (77), das in der ersten und der zweiten Isolierschicht (64B, 76) ausgebildet ist, vorgesehen sind, und daß der stapelförmige Kondensator mit dem ersten Senkendiffusionsgebiet (37) über das Kontaktloch Kontakt macht.

7. Das Halbleiterbauelement wie in einem der Ansprüche 1 bis 6 beansprucht, dadurch gekennzeichnet, daß die erste und die zweite Isolierschicht (64B, 76) aus Siliziumdioxid sind.

8. Verfahren der Herstellung eines Halbleiterbauelementes, das zwei benachbarte Transistoren auf einem Halbleitersubstrat (1) mit einer Feldoxidschicht (2) zwischen den zwei Transistoren umfaßt, welches Verfahren die Schritte umfaßt:

Bilden eines ersten Gates (14) eines ersten Transistors (60) und eines zweiten Gates (31) eines zweiten Transistors (23) auf dem Halbleitersubstrat (1) mit der Feldoxidschicht (2) zum Isolieren des ersten und des zweiten Transistors; und

Bilden von Verunreinigungsdiffusionsgebieten (36, 37, 24, 27) im Halbleitersubstrat, um ein erstes Quellendiffusionsgebiet (36) und ein erstes Senkendiffusionsgebiet (37) des ersten Transistors zu machen, wobei die ersten Diffusionsgebiete (36, 37) gegenüberliegenden Seiten des ersten Gates (14) benachbart angeordnet werden, sowie ein zweites Quellendiffusionsgebiet (24) und ein zweites Senkendiffusionsgebiet (27) des zweiten Transistors zu machen, wobei die zweiten Diffusionsgebiete (24, 27) gegenüberliegenden Seiten des zweiten Gates (31) benachbart angeordnet werden, dadurch gekennzeichnet, daß die Schritte vorgesehen sind:

Bilden einer ersten Isolierschicht (64B, 65, 66), welche die Oberfläche des Halbleitersubstrats (1) so bedeckt, daß die erste Isolierschicht (64B) die gesamte Oberfläche des ersten Transistors (60) und die Seitenwandabschnitte des zweiten Gates (31) des zweiten Transistors (23) bedeckt;

Bilden einer Seitenwandisolierschicht (68-72) auf der ersten Isolierschicht

(i) an Seitenwandabschnitten des ersten Gates (14) und am Kantenbereich der ersten Isolierschicht und an

(ii) den Seitenwandabschnitten (73, 74) des zweiten Gates (31) des zweiten Transistors (23),

welche Seitenwandisolierschicht (68-72) mittels Durchführung eines anisotropen Ätzens gegenüber einer Ausgangsisolierschicht (67), die das Halbleitersubstrat (1) bedeckt, gebildet wird; und

Bilden einer zweiten Isolierschicht (75), die zugängliche Oberflächen des Halbleitersubstrats und das zweite Gate des zweiten Transistors bedeckt,

welcher Schritt des Bildens der ersten Isolierschicht (64B, 65, 66) die Unterschritte des Bildens der ersten Isolierschicht (64) auf der gesamten Oberfläche des Halbleitersubstrats (1) einschließlich des ersten und des zweiten Gates (14, 31) sowie des Entfernens der ersten Isolierschicht (64A) von dem zweiten Transistor (23) durch ein anisotropes Ätzen umfaßt.

9. Das Verfahren wie in Anspruch 8 beansprucht, dadurch gekennzeichnet, daß der Schritt des Bildens der zweiten Isolierschicht die zweite Isolierschicht durch eine thermische Oxidation bildet.

10. Das Verfahren wie in Anspruch 8 oder 9 beansprucht, dadurch gekennzeichnet, daß der zweite Transistor (23) eine niedrig dotierte Senkenstruktur (LDD) hat.

11. Das Verfahren wie in einem der Ansprüche 8 bis 10 beansprucht, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) von einem ersten Halbleitertyp ist, daß der Schritt des Bildens der Verunreinigungsdiffusionsgebiete das erste und das zweite Quellendiffusionsgebiet (36, 24) und das erste und das zweite Senkendiffusionsgebiet (37, 27) des ersten und des zweiten Transistors (60, 23) zu einem zweiten Halbleitertyp mit einer ersten Dosierung dotiert, und daß der erste und der zweite Halbleitertyp verschiedene Halbleitertypen sind.

12. Das Verfahren wie in Anspruch 11 beansprucht, dadurch gekennzeichnet, daß außerdem der Schritt des Dotierens eines Teils (26, 29) sowohl des zweiten Quellendiffusionsgebietes (24) als auch des zweiten Senkendiffusionsgebietes (27) des zweiten Transistors (23) zum zweiten Halbleitertyp mit einer zweiten Dosierung vorgesehen ist, und daß die erste Dosierung niedriger ist als die zweite Dosierung.

13. Das Verfahren wie in Anspruch 12 beansprucht, dadurch gekennzeichnet, daß der erste und der zweite Halbleitertyp jeweils p- bzw. n-Halbleiter sind und der erste und der zweite Transistor (60, 23) n-Kanal-Feldeffekttransistoren mit isoliertem Gate sind.

14. Das Verfahren wie in einem der Ansprüche 8 bis 13 beansprucht, dadurch gekennzeichnet, daß der erste Transistor (60) eine Speicherzelle (3) einer Halbleiter-Speichervorrichtung und der zweite Transistor (23) einen Peripherieschaltkreis (4) der Halbleiter-Speichervorrichtung bildet.

15. Das Verfahren wie in Anspruch 14 beansprucht, dadurch gekennzeichnet, daß außerdem die Schritte des Bildens eines Kontaktloches (61) in der ersten Isolierschicht (52B) und des Bildens eines stapelförmigen Kondensators (6) auf der ersten Isolierschicht vorgesehen sind, welcher stapelförmige Kondensator eine Speicherelektrode (19) hat, die mit dem ersten Senkendiffusionsgebiet (37) über das Kontaktloch zur Bildung der Speicherzelle (3) der Halbleiter-Speichervorrichtung Kontakt macht.

16. Das Verfahren wie in einem der Ansprüche 8 bis 15 beansprucht, dadurch gekennzeichnet, daß die erste und die zweite Isolierschicht (52B) aus Siliziumdioxid sind.

17. Das Verfahren wie in Anspruch 12 beansprucht, dadurch gekennzeichnet, daß der Schritt des Dotierens Verunreinigungsionen in das zweite Quellendiffusionsgebiet (24) und das zweite Senkendiffusionsgebiet (27) des zweiten Transistors (23) implantiert, und daß zumindest das zweite Gate (31) und die erste Isolierschicht (65, 66) und die Seitenwandisolierschicht (71, 72) an den Seitenwandabschnitten des zweiten Gates als Maske verwendet werden.