DE4415955A1 - Verfahren zur Herstellung eines Halbleiter-MOS-Transistors - Google Patents
Verfahren zur Herstellung eines Halbleiter-MOS-TransistorsInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur
Herstellung eines Halbleiterbauelements und insbesondere auf
ein Verfahren zur Bildung eines MOS-Feldeffekttransistors
(FET) mit einer leicht dotierten Drain (LDD) in einem Bau
element mit hoher Dichte.
Im allgemeinen erfordert eine integrierte Halbleiterschal
tung ein gutes Schaltungsverhalten und eine hohe Dichte. Im
Fall eines Metalloxidhalbleiter-Feldeffekttransistors (im
nachfolgenden MOSFET genannt) wurde deshalb auch die Techno
logie zur Bildung einer integrierten Halbleiterschaltung als
Ergebnis der Bemühungen, die Größe des Bauelements zu redu
zieren, auf einen Sub-Mikrometerbereich verkleinert. Nur
durch die Reduzierung der horizontalen Abmessung und der
proportionalen Reduzierung der vertikalen Abmessung kann das
funktionelle Gleichgewicht zwischen verschiedenen Bauelemen
ten erreicht werden. D.h., wenn die Entfernung zwischen der
Source und der Drain als Ergebnis der Reduzierung der Größe
des Bauelements reduziert wird, tritt eine unerwünschte Ver
änderung der Charakteristika des Bauelements auf und die
typische dieser Veränderungen ist der Kurzkanaleffekt. Wenn
dieser Kurzkanaleffekt vermieden werden soll, muß eine hori
zontale Verkleinerung ausgeführt werden, d. h., die Gatelänge
muß reduziert werden. Weiterhin muß eine vertikale Verklei
nerung ausgeführt werden, d. h., die Dicke der Gate-Isola
tionsdielektrika und die Tiefe des Übergangs und ähnlichem
müssen reduziert werden. Weiterhin muß die angelegte Span
nung erniedrigt werden und die Dotierungskonzentration des
Halbleitersubstrats muß erhöht werden. Besonders das Dotie
rungsprofil für die Ionenimplantationstiefe der Kanalregion
muß gesteuert werden. Die angelegte Spannung an das Halb
leiterbauelement muß jedoch die Leistungsquelle der elektro
nischen Vorrichtung, auf die das Halbleiterbauelement an
gewendet wird, befriedigen. Deshalb wird, während die Ab
messung des Halbleiterbauelements verkleinert wird, die
elektrische Abmessung für die angelegte Leistungsquelle der
Schaltung nicht reduziert. In dem Fall eines MOS-Bauele
ments, insbesondere im Fall eines n-MOS-Transistors, wird
die Entfernung zwischen der Source und der Drain als Ergeb
nis der Reduzierung des Kanals reduziert. Folglich werden
die Elektronen, die von der Source zugeführt werden, durch
ein hohes elektrisches Feld in der Nähe einer Einschnürre
gion nahe dem Kanal des Drainübergangs abrupt beschleunigt,
wodurch heiße Träger erzeugt werden. Folglich ist der n-
MOS-Transistor bezüglich dieser heißen Träger schwach (siehe
Chenming Huet, u. a., "Hot-electron-induced MOSFET Degrada
tion Motal, Monitor and Improvement", IEEE Transactions on
Electron Devices, Ausgabe ED-32, Nr. 2 (Februar 1985),
Seiten 375-385).
Gemäß dem oben angeführten Papier wird die Instabilität der
heißen Träger durch das hohe elektrische Feld nahe dem
Drainübergang hervorgerufen, das durch die kurze Kanallänge
und die hohe angelegte Spannung hervorgerufen wird. Die
heißen Träger, die so erzeugt wurden, werden in die Gate-
Isolationsschicht injiziert und erzeugen dann einen Strom
fluß als einen Substratstrom. Deshalb wurde 1978 eine LDD-
Struktur (LDD = leicht dotierte Drain) vorgeschlagen, die
das n-MOS-Bauelement verbessert, das bezüglich der heißen
Träger schwach ist und die reduzierte Kanallänge hat (siehe
K. Saito u. a., "A New Short Channel MOSFET with Lightly
Doped Drain", denshi tsushin rengo taikai (in Japanisch)
(April 1978), Seite 220).
Die LDD-Struktur hat derartige Charakteristika, daß die
Seitenlänge klein ist und eine selbstjustierte leicht do
tierte n⁻-Region zwischen dem Kanal und der hochdotierten
n⁺-Source/Drain-Region abgeschieden. Diese n⁻ leicht dotier
te Region verursacht, daß sich das hohe elektrische Feld in
der Nähe des Drainübergangs verteilt, so daß die Trägerelek
tronen, die von der Source zugeführt werden, nicht abrupt
beschleunigt werden, wodurch die Strominstabilität aufgrund
der heißen Träger überwunden wird. Nachdem die Studien be
züglich der Halbleiterbauelemente eines DRAMs (DRAM = dyna
misches RAM = dynamischer Direktzugriffspeicher) mit einer
Größe über 1 MB begonnen wurden, wurden Techniken zur Her
stellung eines MOSFETs mit LDD in verschiedenen Formen vor
geschlagen. Von diesen ist die typischste diejenige, bei der
die LDD durch Schaffen einer Seitenwandbeabstandung auf
jeder der Seitenwände des Gates gebildet wird, und diese
Technik wird bei den meisten Massenherstellungen verwendet.
Fig. 1 stellt das herkömmliche Verfahren zur Bildung eines
NMOS-Transistors mit einer LDD-Struktur dar.
In Fig. 1a sind eine aktive Region 10a und eine isolierte
Region 10b auf einem Siliziumsubstrat 10 gebildet, dann wird
eine Gate-Isolationsschicht 12 auf der gesamten Oberfläche
gebildet, dann wird darauf eine Polysiliziumschicht 13′ ge
bildet, und dann wird darauf eine Haubengateoxidschicht 14′
gebildet.
Wie in Fig. 1b gezeigt ist, werden dann die Haubengateoxid
schicht 14 und die Polysiliziumschicht durch Anwenden eines
Photoätzverfahrens geätzt, wodurch ein Gate (Gate-Elektrode)
13 gebildet wird.
Wie in Fig. 1c gezeigt ist, wird dann eine Ionenimplantation
(Phosphor(III)-Ionen) mit einer leichten Dosis und einer ge
ringen Implantationsenergie auf der gesamten Oberfläche aus
geführt, um eine n⁻-Region 101 zu bilden.
Wie in Fig. 1d gezeigt ist, wird dann eine Siliziumoxid
schicht 15 durch Anwenden eines Verfahrens der chemischen
Abscheidung aus der Gasphase (CVD = Chemical Vapor
Deposition) auf der gesamten Oberfläche abgeschieden, um die
Seitenwandbeabstandungen zu bilden.
Danach wird, wie in Fig. 1e gezeigt ist, durch Anwenden
eines reaktiven Ionenätzverfahrens (RIE = Reactive Ion
Etching) die gesamte Oberfläche zurückgeätzt, so daß ein
Teil der Siliziumoxidschicht 15 auf der Seitenfläche der
Haubengateoxidschicht 14 und auf dem Gate 13 zurückbleibt.
Bei diesem Verfahren wird die Gate-Isolationsschicht 12, die
nicht durch das Gate geschützt ist, ebenfalls geätzt, wo
durch die Oberfläche des Siliziumsubstrats freigelegt wird.
Folglich wird eine Seitenwandbeabstandung 15′, die aus einem
Teil der Siliziumoxidschicht 15 und einem Teil der Gate-Iso
lationsschicht 12 besteht, auf den Seitenwänden der Hauben
gateoxidschicht 14 und auf dem Gate 13 gebildet.
Danach wird, wie in Fig. 1f gezeigt ist, eine Ionenimplan
tation eines n-Typ Dotierungsmittels mit einer großen Dosis
ausgeführt, wodurch eine Source/Drain-Region 102, die mit
einer hohen Konzentration (n⁺) dotiert ist und einen tiefen
Übergang hat, gebildet. Unter dieser Voraussetzung dient die
Gate-Seitenwandbeabstandung 15′ als Barriere während der
Hochkonzentrations-Ionenimplantation zur Bildung der Sour
ce/Drain-Region. Deshalb kann ein na-Übergang 101′ gebildet
werden, der nicht durch die Hochkonzentrationsdotierung, die
zwischen dem Kanal C des Gates und der Source/Drain-Region
102 ausgebildet ist, beeinflußt ist (siehe Paul J. Tsang
u. a., "Fabrication of High Performance LDDFET′s with Oxide
Sidewall-Spacer Technology" IEEE Transactions on Electron
Devices, Ausgabe ED-29, Nr. 4 (April 1982)).
Es bestehen jedoch einige Probleme bei dem Verfahren zur
Bildung des LDD-Bauelements durch Schaffen der Gate-Seiten
wandbeabstandungen. Diese Technologie ist insbesondere nicht
für die zukünftige Bildung von Halbleiterbauelementen geeig
net, die eine hohe Dichte und ein hohes Prestige erfordern
werden.
Um zusätzlich zu dem Bildungsverfahren eine Gate-Seitenwand
beabstandung zu bilden, wird bei dieser Technik die Abschei
dung eines Oxids durch Verwenden eines CVD-Verfahrens durch
geführt und ein Zurückätzen wird durchgeführt. Deshalb wird
während des Ätzens die aktive Region des Siliziumsubstrats
freigelegt und verunreinigt. Weiterhin wird die aktive Re
gion des Siliziumsubtrats überätzt, wodurch das Silizium
substrat beschädigt wird. Ferner ist die überätzte Tiefe
über die Orte des Siliziumwafers nicht gleichmäßig und nicht
in Übereinstimmung mit der Dichte der Strukturen, und des
halb werden die elektrischen Charakteristika des Halbleiter
bauelements uneinheitlich.
D.h., wie in Fig. 2 gezeigt ist, daß die Plasmaradikalspe
zies, wie z. B. CF3, CHF3 und O₂, die während des Ätzens der
Oxidschicht verwendet werden, in das Siliziumsubstrat ein
dringen. Deshalb wird, obwohl es unterschiedlich von der
HF-Leistung während des Ätzens abhängt, eine Verbindungs
schicht von etwa 500 Å Dicke gebildet, wobei die Verbin
dungen CFx-Polymere, Si-C, Si-O, Si-O-C einschließen.
Fig. 2 ist eine graphische Darstellung, die die Ergebnisse
der Analyse unter Verwendung einer sekundären Ionenmassen
spektroskopie (SIMS) für den Fall zeigt, bei dem die Plasma
radikalspezies in das Siliziumsubstrat eindringen, um das
Substrat während des Ätzens der Oxidschicht unter Verwendung
von CF3, CHF3, O₂ und ähnlichem auf der Grundlage der her
kömmlichen Technik verunreinigen.
In dem Graph zeigt die X-Achse die Tiefe von der Silizium
oberfläche an, d. h. den Wert des Projektionsbereiches gegen
über der Zerstäubungszeit, während die Y-Achse die Konzen
tration ohne Einheiten in einer relativen Bezeichnung und
einem logarithmischen Wert zeigt. Wie aus dem Graph erkannt
werden kann, sind die Konzentrationen des Fluors, des Sauer
stoffs und des Kohlenstoffs in der Nähe der Oberfläche des
Siliziums größer als die Konzentration des Siliziums, und
diese Elemente bilden deshalb eine Verbindungsschicht von
etwa 500 Å auf der Oberfläche, wobei die Verbindungen zum
Beispiel CFx-Polymere, Si-C, Si-O und Si-O-C sind.
Deshalb existieren bei Bauelementen mit hoher Dichte, die
einen flachen Übergang erfordern, die Bindungsorte der oben
erwähnten Verbindungen, während über den Übergang eine
Leistung fließt, innerhalb einer Verarmungsregion. Deshalb
dient sie als Fangstellenzentrum zum Erzeugen von Trägern,
so daß sich der Übergangsleckstrom erhöht.
Diese Erkenntnisse sind in Jeong Kim u. a., "Cleaning Process
for Removing of Oxide Etch Residue", Proceedings of Conta
mination Control and Defect Reduction in Semiconductor Manu
facturing I, Seiten 408-415, 1992, Toronto offenbart, die
in Fig. 3 und Fig. 4 (Tabelle 4) zusammengefaßt sind.
Fig. 3 ist eine graphische Darstellung, die die Veränderung
der Lebenszeit der Minoritätsträger (einer Zeit, während der
die Minoritätsträger im Silizium existieren) gemäß den Ätz
verfahren des Seitenwandoxids zeigen. Wie in Fig. 3 gezeigt
ist, wird die Lebensdauer der Minoritätsträger auf den ur
sprünglichen Zustand des Siliziumswafers zurückgeführt, d. h.
auf etwa 100 µs, was etwa gleich dem Wert vor dessen Ätzen
ist. In Fig. 3 zeigt der Punkt "a" eine Lebensdauer (Mino
ritätsträgerlebensdauer) in dem unbehandelten Wafer selbst
(Substrate), was einem Zustand vor dem Ätzprozeß der Oxid
seitenwand entspricht. Der Punkt "d" zeigt eine Lebensdauer
in dem Wafer an, die derjenigen nach dem Ätzverfahren der
Oxidseitenwand durch eine RIE (reaktive Ionenätzung) ent
spricht, wodurch er folglich Beschädigungen erfährt. Der
Punkt "b" zeigt eine Lebensdauer in dem Wafer an, in dem der
beschädigte Abschnitt durch das RIE-Verfahren entfernt wur
de. Der Punkt "c" zeigt eine Lebensdauer in dem Wafer an, in
dem die beschädigten Abschnitte durch ein CDE-Verfahren ent
fernt wurden (CDE = low damage Chemical Dry Si substrate
Etch = chemisches Trockenätzen eines SI-Substrats mit ge
ringer Beschädigung). Die Minoritätsträgerlebensdauer wird
nach dem Ätzen des Oxids, um die Seitenwandbeabstandung zu
bilden, um etwa 10 µs (Punkt "d") reduziert. Das beschädigte
Substrat wird durch Ausführen einer chemischen Trockenätzung
mit geringer Beschädigung auf über 100 µs (Punkt "c") zu
rückgeführt. Wenn das beschädigte Substrat durch einen
reaktiven Ionenätzvorgang (RIE) entfernt wird, dann wird die
Lebensdauer auf über 50 µs (Punkt "b") verbessert. D.h.,
wenn die beschädigten oder verunreinigten Abschnitt entfernt
werden, wird die Qualität des Siliziumsubstrats auf den ur
sprünglichen Pegel zurückgebracht.
Fig. 4 stellt die Abhängigkeit des Übergangleckstromes be
züglich der Reinigungsverfahren während der Bildung der
Gate-Seitenwandbeabstandung dar. Wie aus Fig. 4 erkannt wer
den kann, erhöht sich der beschädigte Bereich, wenn das
Siliziumsubstrat ausgiebig geätzt wird, und der Übergangs
leckstrom erhöht sich deshalb ebenso. Wenn die durch Ätzung
beschädigten oder verunreinigten Abschnitt entfernt werden,
verbessern sich jedoch die Übergangscharakteristika. Mit
anderen Worten ist bei der herkömmlichen Technologie zur
beschädigungsfreien Herstellung des Übergangsbereichs neben
der Gateseitenwand ein Überätz- und ein chemisches Trocken
ätzverfahren mit geringer Beschädigung erforderlich.
Es existiert ein weiteres Problem bei der herkömmlichen
Technik. Übergangsleckströme wurden durch Versetzungslinien,
die sich über die Übergangsschicht von der Seitenwandkante
in MOS-Bauelementen mit LDD-Struktur erstrecken, verursacht.
Wie in Fig. 5 gezeigt ist, ist die Gate-Seitenwandbeabstan
dung relativ zu dem Siliziumsubstrat im allgemeinen fast
vertikal gebildet und die Belastung ist deshalb an der Ecke,
an der die Seitenwandbeabstandung auf das Siliziumsubstrat
trifft, konzentriert. Wie durch die Versetzungslinie 555,
die von der Ecke der Beabstandung zum Grundmaterial des Sub
strats gebildet ist, gezeigt ist, ergibt sich ein Kristall
fehler. Diese Versetzungslinie erhöht den Leckstrom des
Übergangs und die Datenspeicherungseigenschaft wird er
schwert.
Fig. 5 ist eine Schnittdarstellung eines MOSFETs mit einer
LDD-Struktur und einer Siliziumdioxid-Gate-Seitenwandbeab
standung bei dem herkömmlichen Halbleiterbauelement.
Versetzungsschleifen 500 und 501, die während einer As⁺-
Ionenimplantation und der nachfolgenden Ausheilung gebildet
werden, erscheinen auf dem Siliziumsubstrat 50 in der Form
einer Schleife. Der Kristallfehler 500 der oberen Schicht
ist bei dem Tiefenzentrum Rp der Verunreinigungsionen ange
ordnet, während der Kristallfehler 501 der unteren Schicht
an der Grenztiefe zwischen den nicht-kristallinen und
kristallinen Abschnitten angeordnet ist. Eine Belastung, die
durch einen Unterschied der thermischen Eigenschaft erzeugt
wird, ist besonders an den Kanten der Seitenwandbeabstandung
55 des Gates 53 konzentriert, was zum Ergebnis hat, daß ein
Kristallfehler erzeugt wird, wie es durch die Versetzungs
linie 555 angezeigt ist.
Ein solcher Kristallfehler wird dadurch verursacht, daß die
thermische Belastung größer wird als die Bindungsenergie des
Siliziums. Deshalb wird die Verteilung dem Belastung ent
sprechend der Form der Gate-Seitenwandbeabstandung unter
schiedlich, wie in Fig. 6 gezeigt ist.
Fig. 6 stellt die Belastungsverteilung von der Gate-Seiten
wandbeabstandung zu dem Siliziumsubstrat eines n-MOSFETs mit
einer LDD in einem herkömmlichen Halbleiterbauelement dar.
In Fig. 6a wird ein Kristallfehler in einer Verunreinigungs
diffusionsschicht 600 und 601 durch eine Seitenwandbeab
standung 65 aufgrund der Unterschiede zwischen den thermi
schen Ausbreitungsraten des Siliziumsubstrats 60 und der
Gate-Seitenwandoxidschicht 65 hervorgerufen. Wenn die steil
geformte Seitenwand gebildet wird, konzentriert sich die
Belastung auf die Seitenwandkante und entspricht einem Wert
von 5,4 × 10⁹ dyn/cm². Diese Belastung überschreitet die
Bindungsenergie des Kristalls, wodurch ein Fehler "S" in
Fig. 6a hervorgerufen wird. D.h., der Betrag der Belastung
wird größer als die Siliziumbindungsenergie, was zum Ergeb
nis hat, daß eine Versetzung "S" auftritt.
Wenn die Seitenwandbeabstandung weniger steil geformt ist,
ist die Belastung auf die Seitenwandkante konzentriert und
entspricht einem Wert von 2,7 × 10⁹ dyn/cm², wie in Fig. 6b
dargestellt ist. Folglich tritt ein Fehler, der mit "S′" in
Fig. 6b dargestellt ist, in einem kleineren Umfang auf. Auch
hier wirkt eine Seitenwandbeabstandung 65′ am Gate 63 durch
den thermischen Ausbreitungsunterschied zwischen einem Si
liziumsubstrat 60′ und einer Gate-Seitenwandoxidschicht 65′
auf die Diffusionsschichten 600′ und 601′ ein.
Kurz gesagt, kann die Belastung, die auf das Silizium
substrat ausgeübt wird, innerhalb des Bereichs von 2,7 × 10⁹
- 5,4 × 10⁹ dyn/cm² entsprechend der Form der Gate-Seiten
wandbeabstandung und des Winkels zwischen der Beabstandung
und dem Substrat verändert werden. Je steiler die Seiten
wandbeabstandung relativ zu dem Substrat ist, desto häufiger
tritt ein Kristallfehler, d. h. die Versetzung, auf (siehe
Shigeo Onishi u. a., "Formation of a Defect Free Junction
Layer by Controlling Defects Due to As⁺ Implantation"
IEEE/ERPS, 1991, Seiten 255-259).
Fig. 8 ist eine graphische Darstellung, die den Übergangs
leckstrom gegenüber der Versetzungstiefe an der Seitenwand
beabstandung zeigt.
Die X-Achse zeigt die Tiefe der Versetzungslinie auf der
Grundlage des Profils der herkömmlichen Gate-Seitenwandbe
abstandung, wohingegen die u-Achse den Betrag des Leckstro
mes zeigt. Es ist zu erkennen, daß je größer die Steilheit
der Seitenwandbeabstandung ist, desto größer ist der Leck
strom.
Mit sich verkleinernder Größe des Bauelements wird die an
nehmbare Toleranz reduziert. Deshalb gibt es immer noch un
gelöste Probleme, die darin bestehen, daß Plasmaspezies
während der Abscheidung der Oxidschicht auf der Grundlage
des CVD-Verfahrens (welches der kritische Schritt bei der
Bildung der Gate-Seitenwandbeabstandung ist) und während
deren Ätzung aufgrund der Über-Ätzung in das Substrat ein
dringen. Ein weiteres Problem ist die Verschlechterung der
Bauelementcharakteristika (wie z. B. des Leckstromes an der
Übergangsschicht) aufgrund des Kristallfehlers, wie z. B. der
Versetzung, der dem Profil der Seitenwandbeabstandung zuzu
rechnen ist. Deshalb wird eine Studie ausgeführt, um das
Herstellungsverfahren für das LDD-Bauelement durch Verwen
dung der herkömmlichen Seitenwandbeabstandung zu verbessern.
Wiederum eine weitere Studie wird ausgeführt, um eine Lösung
für die Probleme bei der Bildung der LDD durch Verwendung
der Seitenwandbeabstandung mittels eines Ersetzungsverfah
rens zu erhalten.
Die Fig. 7 (a) (b) (c) stellen eine Verbesserung der her
kömmlichen Technik des Bildungsprozesses für den LDD-
Transistor durch Hinzufügen einer Ätzstoppschicht und Ver
wenden einer Seitenwandbeabstandung dar.
In diesen Zeichnungen wird zuerst ein Gate 73 strukturiert
und dann wird eine Ätzstoppschicht 777 (Polysilizium oder
Si3N4) auf der Gate-Isolationsschicht 72 und einer Anschluß
stellenoxidschicht 72 gebildet, um ein Siliziumsubstrat 70
während des Zurückätzens des CVD-SiO₂ zur Bildung einer
Seitenwandbeabstandung 75 zu schützen. Dann wird das CVD-
SiO₂ (75) abgeschieden und zurückgeätzt, so daß eine über
mäßige Ätzung des Siliziumsubstrats und die Verunreinigung
des Ätzmittels mit Plasmaspezies vermieden wird. Im letzten
Schritt, der in Fig. 7 (c) gezeigt ist, wird eine Ionenim
plantation durchgeführt, um eine hochdotierte Verunrein
igungsregion n+ zu bilden, und nach dem Entfernen der Beab
standung 75 wird eine Ionenimplantation ausgeführt, um eine
leicht dotierte Verunreinigungsregion n- zu bilden.
Diese herkömmliche Technik kann das Problem des Fehlers der
Kristallversetzung, das durch das Profil der Seitenwandbe
abstandung hervorgerufen wird, jedoch nicht lösen.
Ein weiteres Verfahren, das im US-Patent 4,599,118 vorge
schlagen ist, ist die Überhangtechnik, bei der eine ge
stapelte Struktur aus SiO₂/Si3N4/Poly-Si/SiO₂ Gate-struk
turiert wird und das Polysilizium dann übermäßig geätzt
wird, wodurch ein SiO₂/Si3N4-Überhang gebildet wird. Eine
As⁺-Source/Drain-Ionenimplantation wird unter Verwendung des
Überhangs als Ionenimplantationsmaske ausgeführt und der
Überhang wird dann entfernt, um eine n⁻-Ionenimplantation
zur Bildung einer n-Region durchzuführen.
Kurz gesagt haben die verkleinerten Transistoren kurze Ka
näle, was dazu führt, daß heiße Träger erzeugt werden, wo
durch das Problem der Instabilität der heißen Träger auf
tritt. Um dieses Problem zu lösen, wurde ein Transistor mit
einer LDD vorgeschlagen und in der praktischen Anwendung
wurde die LDD durch Verwendung einer Gate-Seitenwandbeab
standung gebildet. Bei den Bauelementen mit hoher Dichte von
über 16 MB DRAM ist die LDD, die durch Verwendung der
Seitenwandbeabstandung gebildet wurde, jedoch aus den oben
angeführten Gründen ungeeignet.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren
zur Bildung eines MOS-Halbleiterbauelements mit einer LDD-
Struktur zu schaffen, die für eine VLSI-Schaltung (VLSI =
Very Large Scaled Integrated Circuit = Schaltkreis mit sehr
hohem Integrationsgrad) geeignet ist und bei dem die Charak
teristika, wie z. B. der Übergangsleckstrom, verbessert wer
den.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1,
Anspruch 11 und Anspruch 14 gelöst.
Gemäß der vorliegenden Erfindung wird ein MOSFET mit einer
LDD-Struktur ohne Gate-Seitenwandbeabstandung gebildet, wo
durch die Probleme, die durch die Gate-Seitenwandbeabstan
dung hervorgerufen werden, gelöst werden.
Bei der vorliegenden Erfindung wird die LDD ohne Verwendung
der Seitenwandbeabstandung als Ionenimplantationsverhinde
rungsschicht gebildet.
Das Verfahren der vorliegenden Erfindung schließt einen
Schritt zum Bilden einer Gate-Elektrode ein durch einen
ersten Ätzvorgang einer leitfähigen Schicht auf eine be
stimmte Tiefe durch ein RIE-Verfahren und durch einen zwei
ten Ätzvorgang der leitfähigen Schicht zu dem Endpunkt durch
ein isotropes Plasmaätzverfahren auf der Gate-Elektrode in
der genannten Reihenfolge. Beim Bilden der Source/Drain des
Bauelements wird eine n⁺-Source/Drain und eine n⁻-Sour
ce/Drain auf aufeinanderfolgende Art gebildet.
Um die oben gestellte Aufgabe zu lösen, schließt das Ver
fahren zur Bildung eines MOS-Transistors mit einer LDD-
Struktur zur Lösung des Problems des heißen Trägereffekts in
einem kurzen Kanal folgende Schritte ein: (a) Bilden einer
Gate-Isolationsschicht auf einem Halbleitersubstrat; (b)
Bilden einer leitfähigen Gate-Elektrodenschicht auf der
Isolationsschicht; (c) Bilden einer Ätzhinderungsschicht zum
Bilden einer Gateleitung, deren Breite verglichen mit deren
Kanallänge überdimensioniert ist, wobei die Ätzhinderungs
schicht zum Entfernen der leitfähigen Schicht vorgesehen
ist; (d) Ausführen eines ersten Ätzvorgangs, um eine leit
fähige Gate-Elektrodenschicht mit einer bestimmten Dicke zum
Bilden einer überdimensionalen Gate-Elektrode zu bilden; (d)
Ausführen eines zweiten Ätzvorganges, um eine überdimensio
nierte Gate-Elektrode zu bilden; (f) Ausführen einer ersten
Ionenimplantation, um eine erste vergrabene Verunreinigungs
schicht an einer vorbestimmten Position auf dem freigelegten
Halbleitersubstrat zu bilden, um eine Source/Drain-Region zu
bilden (durch die überdimensionierte Gate-Elektrode wird
eine justierte Source/Drain gebildet); (g) Entfernen der
Ätzhinderungsschicht für die überdimensionierte Gate-
Elektrode; (h) Bilden einer Oxidschicht auf der Oberfläche
der überdimensionierten Gate-Elektrode; (i) Entfernen der
Oxidschicht, um die abschließende Gate-Elektrode zu bilden;
(j) Ausführen einer zweiten Ionenimplantation, um eine zwei
te vergrabene Verunreinigungsschicht auf dem Halbleiter
substrat zu bilden, um eine LDD zu bilden; (k) Bilden einer
Isolationsschicht auf der gesamten Oberfläche des Bauele
ments, um die Oberfläche des Bauelements zu schützen; und
(1) Ausführen einer Wärmebehandlung des Halbleitersubstrats,
um eine LDD und einen Source/Drain-Übergang zu bilden.
Um die obige Aufgabe zu lösen, kann das Verfahren zum Bilden
eines MOS-Transistors mit einer LDD-Struktur gemäß der vor
liegenden Erfindung auch folgende Schritte einschließen: (a)
Bilden einer ersten Isolationsschicht auf einem Halbleiter
substrat; (b) Bilden einer leitfähigen Gate-Elektroden
schicht auf der ersten Isolationsschicht; (c) Ausführen
eines ersten Ätzvorganges, um einen überdimensionierten
Gate-Rest in der Form einer leitfähigen Schicht und einen
anderen Teil der leitfähigen Schicht herzustellen; (d) Aus
führen eines zweiten Ätzvorganges auf die zurückbleibende
leitfähige Schicht, um das überdimensionierte Gate zu bil
den; (e) Ausführen einer ersten Ionenimplantation auf die
gesamte Oberfläche; (f) Ausführen eines anisotropen Ätzvor
ganges auf dem überdimensionierten Gate, um die Ecken des
Gates abzurunden, um ein reduziertes abschließendes Gate zu
bilden; (g) Ausführen einer zweiten Ionenimplantation zum
Bilden einer LDD; (h) Bilden einer zweiten Isolationsschicht
auf der freigelegten Oberfläche der ersten Isolationsschicht
und auf der Front und Seite des abschließenden Gates; und
(i) Ausführen einer Ausheilung auf der gesamten Oberfläche.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Er
findung wird nachfolgend unter Bezugnahme auf die beiliegen
den Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Verfahren zur Bildung eines n-MOS-Transistors
mit einer LDD auf der Grundlage einer herkömmlichen
Technik;
Fig. 2 eine graphische Darstellung, die die Ergebnisse der
Analyse eines übergeätzten Siliziumsubstrats durch
Verwendung einer SIMS (sekundären Ionenmassen
spektroskopie) zeigt, und die Verunreinigungen des
Siliziumsubstrats durch die eindringenden Plasma
radikale während des Ätzens der Oxidschicht unter
Verwendung der Gase CF3, CHF3, O₂ und ähnlichen
zeigt;
Fig. 3 eine graphische Darstellung, die gegenüber der
gemessenen Zeit nach dem Ätzen der Oxidschicht
zeigt, daß die Lebensdauer der Minoritätsträger
durch die Post-Diffusion wieder erhalten werden
kann;
Fig. 4 eine Tabelle, die die Abhängigkeit des Übergangs
leckstromes von Reinigungsverfahren während der
Bildung der Gate-Seitenwandbeabstandung zeigt;
Fig. 5 eine teilweise Schnittdarstellung eines n-MOSFETs
mit einer LDD in einem herkömmlichen Halbleiter
bauelement;
Fig. 6 die Verteilung der Belastung durch die Gate-Seiten
wand auf das Siliziumsubstrat für einen n-MOSFET
mit einer LDD in einem herkömmlichen Halbleiter
bauelement;
Fig. 7 ein Verfahren zur Bildung eines LDD-Transistors
unter Verwendung einer Seitenwandbeabstandung und
Hinzufügen einer Ätzstoppschicht als Verbesserung
der herkömmlichen Techniken;
Fig. 8 einen Übergangsleckstrom gegenüber der Versetzungs
linientiefe in dem Substrat; und
Fig. 9 eine teilweise Schnittdarstellung, die das Ver
fahren zur Bildung des MOS-Feldeffekttransistors
mit einer LDD-Struktur gemäß der vorliegenden Er
findung zeigt.
Fig. 9 stellt das Verfahren zur Bildung einer LDD für ein
MOS-Bauelement gemäß der vorliegenden Erfindung dar.
Als erstes wird, wie in Fig. 9a gezeigt ist, eine n-Wanne/-
p-Wanne auf einem p-Typ Siliziumwafer 90 gebildet. Dann wird
eine Oxidschicht (SiO₂) mit einer Dicke von 100 Å in einem
Oxidationsofen aufgewachsen, um eine Gate-Isolationsschicht
92 (erste Isolationsschicht) zu bilden. Dann wird eine Poly
siliziumschicht 93, die mit Phosphor-Ionen dotiert ist und
die Gate-Elektrode wird, mit einer Dicke von über 2500 Å auf
die Gate-Isolationsschicht 92 durch Verwendung eines LPCVD-
Verfahrens (Niederdruckabscheidung aus der Gasphase) abge
schieden.
Dann wird, unter der Annahme, daß die tatsächliche Bau
elementkanallänge auf 0,5 µm entworfen ist, der Kanallänge
in dem Herstellungsverfahren eine symmetrische Überdimen
sionierung von 0,14 µm gegeben, wodurch eine rohe Gate-
Elektrode (mit einer Breite von 0,78 µm) gebildet wird.
Dafür wird ein Photoresist auf der dotierten Photosilizium
schicht 93 verteilt und dann wird eine Photoresiststruktur
900 durch Belichten und Entwickeln unter Verwendung der
überdimensionierten Maske und durch Anwenden eines Photo
lithographieverfahrens definiert.
Dann wird, wie in Fig. 9b gezeigt ist, ein erster Ätzvorgang
ausgeführt, um eine Gate-Elektrode zu bilden. Dieser Ätz
vorgang wird auf eine solche Art ausgeführt, daß ein aniso
tropes Plasmaätzen unter Verwendung eines Chlorverbindungs
gases als Reaktionsquelle in dem allgemeinen RIE-System (RIE
= reaktives Ionenätzen) ausgeführt wird, wodurch die
Polysiliziumschicht 93 auf eine Tiefe von 1200 Å hinunter
geätzt wird, um sie zu entfernen.
Dann wird, wie in Fig. 9c gezeigt ist, ein zweiter Ätzvor
gang zur Bildung des Gates ausgeführt. D.h., es wird ein
chemisches Plasmatrockenätzverfahren, das streng isotrop
ist, verwendet (es wird eine TA 2500 Modell-Vorrichtung der
TOK-Company aus Japan verwendet), um durch ein Fluor-Serien
plasma einen 100%ig isotropen Ätzvorgang durchzuführen.
Folglich wird das restliche Polysilizium, das eine Dicke von
1300 Å hat, und das durch das restliche Photoresist 900
nicht geschützt ist, entfernt. Unter diesen Umständen wird
die Polysiliziumschicht, die die Gate-Elektrode wird, durch
das Photoresist geschützt, aber die Seiten der zurückblei
benden Polysiliziumschicht weisen Ausnehmungen mit einer
konkaven Form auf, was zu dem Ergebnis führt, daß eine über
dimensionierte vorläufige Gate-Elektrode 93a gebildet wird.
Dann wird eine erste Ionenimplantation unter der Verwendung
von As⁺-Ionen als Verunreinigung durchgeführt, um einen
hochdotierten n⁺-Source/Drain-Übergang zu bilden. Die Ionen
implantationsbedingungen sind eine Verunreinigungsionen
konzentration von 5,0 × 10¹⁵ Ionen/cm² und eine Beschleuni
gungsenergie von 40 KeV. Unter diesen Umständen dient die
Photoresiststruktur 900, die zur Bildung des Gates vorge
sehen ist und symmetrisch um 0,14 µm überdimensioniert ist,
als Ionenimplantationshinderungsschicht, und richtet eine
dotierte Region 902, aus der eine n⁺-Source/Drain gebildet
werden soll, automatisch aus.
Dann wird, wie in Fig. 9d gezeigt ist, das Photoresist, das
bei der Bildung der ersten vorläufigen Gate-Elektrode ver
wendet wurde, durch Eintauchen dieses in eine H₂SO₄/H₂O₂-
Lösung entfernt. Dann wird die erste vorläufige Gate-Elek
trode 93a in einem Oxidationsofen oxidiert, so daß eine
Oxidschicht (SiO₂) als zweite Isolationsschicht 93b mit
einer Dicke von 200 Å auf der Elektrode 93a aufgewachsen
wird. Unter diesen Umständen wird die Oxidschicht isotrop
aufgewachsen und deshalb wird die Polysiliziumschicht 93c
der abschließenden Gate-Elektrode 93c geschützt, so daß die
überdimensionierte Form oxidiert werden kann, bis die Ab
messung des abschließenden Gates 93c erreicht ist.
Während der thermischen Oxidation innerhalb des Oxidations
ofens tritt ferner eine Diffusion der Verunreinigungen der
ersten Ionenimplantation auf, was dazu führt, daß ein hoch
dotierter n-Typ Source/Drain-Übergang gebildet wird.
Dann wird, wie in Fig. 9e gezeigt ist, die Oxidschicht 93b,
welche die zweite Isolationsschicht ist, durch Ausführen
eines Naßätzvorgangs mit einer Zieldicke von 200 Å unter
Verwendung einer wäßrigen HF-Lösung entfernt. Folglich ist
die abschließende Gate-Elektrode 93c des Polysiliziums voll
ständig gebildet.
Dann wird eine zweite Ionenimplantation ausgeführt, um eine
n⁻-Region zu bilden, d. h. eine LDD. Bei diesem Verfahren
umfassen die Ionenimplantationsbedingungen eine Ionenim
plantationskonzentration von 2,4 × 10¹³ Ionen/cm² von Phos
phor(III)-Ionen und eine Beschleunigungsenergie von 30 KeV.
Folglich wird eine leicht dotierte vergrabene Schicht 901a
auf dem Siliziumsubstrat 90 gebildet.
Bei einem weiteren Ausführungsbeispiel werden nach dem Ätzen
des ersten vorläufigen Gates 93a durch einen isotropen Ätz
vorgang, wie im Schritt (c), die Schritte (d) und (e) auf
die folgende Art ausgeführt.
Wie in Fig. 9d gezeigt ist, wird die Photoresiststruktur
900 entfernt und dann wird die Spitze 93b′ der Ecke der
ersten vorläufigen Gate-Elektrode 93a durch Anwenden eines
allgemeinen RIE-Polysilizium-Ätzverfahrens geätzt, um sie zu
entfernen, mit dem Ergebnis, daß ein abschließendes Gate
93c′ mit den tatsächlichen Abmessungen hergestellt wird. Bei
dieser Stufe tritt jedoch die Diffusion der Verunreinigungs
ionen der ersten Ionenimplantation nicht auf und daher wird
die hochdotierte Source/Drain nicht vollendet, sondern
bleibt als vergrabene Schicht 902 zurück.
Dann wird, wie in Fig. 9e gezeigt ist, eine zweite Ionen
implantation zur Bildung der LDD ausgeführt, wodurch eine
leicht dotierte vergrabene Ionenschicht 901b gebildet wird.
Diese zweite Ionenimplantation wird auf dieselbe Art wie in
Fig. 9e ausgeführt.
Dann wird, wie in Fig. 9f gezeigt ist, eine dritte Isola
tionsschicht 95 (SiO₂) auf die gesamte Oberfläche durch
Anwenden des CVD-Verfahrens abgeschieden. Dann wird eine
Ausheilung bei einer Temperatur von 870°C durchgeführt, wo
durch ein Übergang einer LDD 901′ und einer Source/Drain
902′ gebildet wird. Folglich ist die vorliegende Erfindung
abgeschlossen.
Zusätzlich ist es Fachleuten bekannt, daß das Konzept der
vorliegenden Erfindung nicht auf die Bildung der LDD be
schränkt ist, sondern sich auf die Reduzierung von Poly
silizium in einem allgemeinen Verfahren erstreckt. Dieses
Verfahren wird im Folgenden zusätzlich beschrieben. Das Ver
fahren zum Reduzieren des Gates eines Halbleiterbauelements
schließt folgende Schritte ein: (1) Bilden einer Isolations
schicht auf einem Halbleitersubstrat; (2) Bilden einer
leitfähigen Gateschicht auf der Isolationsschicht; (3) Bil
den einer Ätzhinderungsschicht zum Bilden eines überdimen
sionierten Gates (überdimensioniert verglichen mit dem ab
schließenden Gate) und zum Entfernen bestimmter Abschnitte
der leitfähigen Schicht; (4) Ausführen eines ersten Ätzvor
gangs unter Verwendung der Ätzhinderungsschicht zum Bilden
des überdimensionierten Gates, um die leitfähige Gate-
Schicht auf eine bestimmte Dicke zu entfernen; (5) Ausführen
eines zweiten Ätzvorgangs, um die überdimensionierte Gate-
Elektrode zu bilden; (6) Entfernen der Ätzhinderungsschicht
zum Bilden der überdimensionierten Gate-Leitung; (7) Bilden
einer Oxidschicht auf der Oberfläche der überdimensionierten
Gate-Elektrode; und (8) Entfernen der Oxidschicht, um eine
abschließende Gate-Elektrode zu bilden.
Gemäß der vorliegenden Erfindung, die oben beschrieben wur
de, werden die Probleme beim Bilden des LDD-Bauelements, dem
ein Seitenwandbeabstandungsverfahren zugrundeliegt (nach der
CVD-SiO₂-Abscheidung), gelöst. D.h., die Probleme, die wäh
rend der Bildung der Seitenwände auftreten, wie z. B. nicht
gleichmäßiges Überätzen des Substrats, die Verunreinigung
des Substrats aufgrund des Eindringens von Plasmaspezies und
der folgliche Übergangsleckstrom, werden gelöst. Ferner wird
die Versetzungslinie unterdrückt, die aus den Ecken der Be
abstandung zu dem Grundmaterial des Substrats aufgrund der
Belastung und aufgrund des Profils der Gate-Seitenwandbeab
standung wächst. Dies löst das Problem des Leckstroms. Folg
lich schafft die vorliegende Erfindung ein Verfahren zum
Bilden eines MOS-Bauelements mit einer LDD, das die elektri
schen Charakteristika, die durch eine dichtgepackte inte
grierte Schaltung erfordert werden, erfüllt.
Claims (23)
1. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur (Struktur mit leicht dotierter Drain) in
einem Halbleiterbauelement, gekennzeichnet durch fol
gende Schritte:
- (a) Bilden einer Gate-Isolationsschicht auf einem Halbleitersubstrat;
- (b) Bilden einer leitfähigen Gate-Elektrodenschicht auf der Isolationsschicht;
- (c) Bilden einer Ätzhinderungsschichtstruktur zum Bil den einer Gate-Leitung auf der leitfähigen Schicht, um bestimmte Abschnitte der leitfähigen Schicht zu entfernen, wobei die Breite der Gate-Leitung ver glichen mit der Gate-Kanallänge überdimensioniert ist;
- (d) Ausführen eines ersten anisotropen Ätzvorgangs auf die leitfähige Schicht unter Verwendung der Ätz hinderungsschichtstruktur, um die leitfähige Gate- Elektrodenschicht auf eine bestimmte Dicke zu ent fernen;
- (e) Ausführen eines zweiten isotropen Ätzvorgangs auf die leitfähige Schicht, um eine überdimensionierte Gate-Elektrode zu bilden;
- (f) Ausführen einer ersten Ionenimplantation, um erste vergrabene Verunreinigungsschichten zu bilden, um eine Source/Drain-Region auf den gegenüberliegenden Seiten der überdimensionierten Gate-Elektrode auf dem Halbleitersubstrat zu bilden;
- (g) Entfernen der Ätzhinderungsschichtstruktur für die überdimensionierte Gate-Leitung;
- (h) Oxidieren der Oberfläche der überdimensionierten Gate-Elektrode, um eine Oxidschicht mit einer be stimmten Dicke zu bilden;
- (i) Entfernen der Oxidschicht, um eine abschließende Gate-Elektrode zu bilden;
- (j) Ausführen einer zweiten Ionenimplantation, um eine zweite vergrabene Verunreinigungsschicht auf dem Halbleitersubstrat zum Bilden einer LDD zu bilden; und
- (l) Ausführen einer Wärmebehandlung, um eine LDD und einen Source/Drain-Übergang zu bilden.
2. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß zwischen dem Schritt (j) und dem Schritt (l) ein
Schritt (k) auf eine solche Art ausgeführt wird, daß
eine Isolationsschicht auf der gesamten Oberfläche ge
bildet wird, um die Oberfläche des Bauelements zu
schützen.
3. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß bei dem Schritt (a) die Gate-Isolationsschicht aus
thermisch aufgewachsenem SiO₂ besteht.
4. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß beim Schritt (b) die leitfähige Gate-Elektroden
schicht aus Polysilizium besteht.
5. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß die Querschnittsbreite der überdimensionierten
Gate-Elektrode entworfen ist, um verglichen mit der
abschließenden Gate-Elektrode durch Einbeziehen der
Dicke, die während des zweiten Ätzvorgangs auf der
leitfähigen Gate-Elektrodenschicht entfernt werden,
überdimensioniert ist.
6. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß beim Schritt (d) der erste Ätzvorgang durch Ver
wenden eines reaktiven Ionenplasmaätzverfahrens durch
geführt wird.
7. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß beim Schritt (e) der zweite Ätzvorgang durch Ver
wenden eines isotropen chemischen Plasmatrockenätzver
fahrens, dessen Ausrichtung "0" ist, ausgeführt wird.
8. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 7, dadurch gekennzeichnet,
daß das zweite Ätzverfahren unter Verwendung der Gate-
Isolationsschicht als Ätzstoppschicht ausgeführt wird.
9. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß beim Schritt (f) die erste Ionenimplantation unter
Verwendung von As⁺ Ionen und unter der Voraussetzung
einer Konzentration von 3,0-6,0 x 10¹⁵ Ionen/cm² und
einer Beschleunigungsenergie von 20-50 KeV ausgeführt
wird.
10. Verfahren zur Bildung eines MOS-Transistors mit einer
LDD-Struktur nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite Ionenimplantation unter Verwendung von
Phosphorionen und unter der Voraussetzung einer Konzen
tration von 2,0-3,0 × 10¹² Ionen/cm² und einer Be
schleunigungsenergie von 20-40 KeV ausgeführt wird.
11. Verfahren zum Bilden eines Gates eines Halbleiter
elements, gekennzeichnet durch folgende Schritte:
- (1) Bilden einer Isolationsschicht auf einem Halblei tersubstrat;
- (2) Bilden einer leitfähigen Gateschicht auf der Iso lationsschicht;
- (3) Bilden einer Ätzhinderungsschichtstruktur zum Ent fernen bestimmter Abschnitte der leitfähigen Schicht, um ein überdimensioniertes Gate zu bilden, wobei die Breite des überdimensionierten Gates verglichen mit der Breite des abschließend zu bildenden Gates überdimensioniert ist;
- (4) Ausführen eines ersten Ätzvorgangs zum Bilden des überdimensionierten Gates unter Verwendung der Ätz hinderungsschichtstruktur, um die leitfähige Gate- Schicht bis zu einer bestimmten Dicke zu entfernen;
- (5) Ausführen eines zweiten Ätzvorganges, um die über dimensionierte Gate-Elektrode zu bilden;
- (6) Entfernen der Ätzhinderungsschichtstruktur;
- (7) Bilden einer Oxidschicht auf der Oberfläche der überdimensionierten Gate-Elektrode; und
- (8) Entfernen der Oxidschicht, um die abschließende Gate-Elektrode zu bilden.
12. Verfahren zur Bildung eines Gates eines Halbleiterbau
elements, nach Anspruch 11, dadurch gekennzeichnet,
daß der erste Ätzvorgang anisotrop ausgeführt wird.
13. Verfahren zur Bildung eines Gates eines Halbleiterbau
elements nach Anspruch 11, dadurch gekennzeichnet,
daß der zweite Ätzvorgang isotrop ausgeführt wird.
14. Verfahren zur Bildung eines LDD-Transistors mit einer
LDD-Struktur in einem Halbleiterbauelement, gekenn
zeichnet durch folgende Schritte:
- (a) Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat;
- (b) Bilden einer leitfähigen Gate-Elektrodenschicht auf der ersten Isolationsschicht;
- (c) Ausführen eines ersten Ätzvorgangs, um eine über dimensionierte Gateform aus der leitfähigen Schicht herzustellen und um einen anderen Teil der leit fähigen Schicht beizubehalten;
- (d) Ausführen eines zweiten Ätzvorgangs auf die übrig bleibende leitfähige Schicht, um das überdimensio nierte Gate zu bilden;
- (e) Ausführen einer ersten Ionenimplantation auf die gesamte Oberfläche;
- (f) Ausführen eines anisotropen Ätzvorgangs auf das überdimensionierte Gate, um die Ecken des Gates abzurunden, um ein reduziertes abschließendes Gate zu bilden;
- (g) Ausführen einer zweiten Ionenimplantation zum Bil den einer LDD;
- (h) Bilden einer zweiten Isolationsschicht auf der freiliegenden Oberfläche der ersten Isolations schicht und auf der Front und der Seite des ab schließenden Gates; und
- (i) Ausführen einer Ausheilung auf der gesamten Ober fläche.
15. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß beim Schritt (a) die erste Isolationsschicht durch
Aufwachsen auf eine Dicke von 100 Å in einem Oxidations
ofens gebildet wird.
16. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß die leitfähige Schicht mit einer Dicke von etwa 2500
Å durch Verwendung von Phosphor(III)-Ionen und durch
Anwenden eines LPCVD-Verfahrens (LPCVD = Niederdruck
abscheidung aus der Gasphase) abgeschieden wird.
17. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß der erste Ätzvorgang in der Form eines anisotropen
Plasmaätzvorgangs ausgeführt wird, um die leitfähige
Schicht unter Verwendung von Chlorverbindungsgas eines
reaktiven Ionenätzsystems als Reaktionsquelle um 1200 Å
abzuätzen.
18. Verfahren zur Bildung eines LDD-Transistors nach
Anspruch 14, dadurch gekennzeichnet,
daß beim Schritt (d) der zweite Ätzvorgang in der Form
einer 100%ig isotropen Ätzung ausgeführt wird, um die
restliche leitfähige Schicht mit einer Dicke von 1300 Å
durch Verwendung von Fluorseriengasen und durch Anwenden
eines stark isotropen chemischen Plasmatrockenätzver
fahrens zu entfernen.
19. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß das überdimensionierte Gate als erste Ionenimplan
tationshinderungsschicht verwendet wird.
20. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß beim Schritt (f) alternativ das abschließende Gate
durch leichte Oxidation des überdimensionierten Gates,
um eine Oxidschicht von 200 Å zu bilden, und durch
Entfernen der Oxidschicht durch Anwenden eines reaktiven
Ionenätzverfahrens gebildet wird.
21. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß bei den Schritten (h) und (i) die abschließende
Gate-Elektrode durch Anwenden eines stark ausgerichteten
Trockenätzverfahrens gebildet wird.
22. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß eine hoch dotierte vergrabene Verunreinigungsionen
schicht durch die erste Ionenimplantation gebildet wird.
23. Verfahren zur Bildung eines LDD-Transistors nach An
spruch 14, dadurch gekennzeichnet,
daß eine leicht dotierte vergrabene Verunreinigungs
ionenschicht durch die zweite Ionenimplantation gebildet
wird.
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