DE19544945A1 - PMOS-Feldeffekt-Transistoren mit Indium- oder Gallium-dotierten, eingebetteten Kanälen und N+-Polysilizium-Gates aus polykristallinem Silizium und daraus hergestellte CMOS-Einrichtungen - Google Patents
PMOS-Feldeffekt-Transistoren mit Indium- oder Gallium-dotierten, eingebetteten Kanälen und N+-Polysilizium-Gates aus polykristallinem Silizium und daraus hergestellte CMOS-EinrichtungenInfo
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Description
Die vorliegende Erfindung betrifft generell
Halbleitereinrichtungen. Im speziellen betrifft die
Erfindung einen neuartigen Metalloxid-Feldeffekttransistor
mit Indium- oder Gallium-dotiertem eingegrabenen bzw.
eingebettetem p-Kanal (p-channel metal oxide semiconductor
field effect transistor, PMOSFET), der ein N⁺-Polysilizium-
Gate besitzt. Die hier beschriebenen PMOSFETs zeigen
verbesserte Kurzkanaleigenschaften und sind besonders für
die Verwendung in der Komplementär-Mealloxid-Halbleiter-
(CMOS)-Technologie geeignet.
Verfahren zur Herstellung von MOSFETs sind
wohlbekannt. MOSFETs mit einer effektiven Kurzkanallänge,
die im amerikanischen Sprachgebrauch auch als Short-Channel-
Length bezeichnet wird, von 1 Mikrometer oder weniger sind
für die Verwendung in hochintegrierten Schaltungen (very
large scale integrated circuits, VLSI) oder in
ultrahochintegrierten Schaltungen (ultra large scale
integrated circuits, ULSI) besonders wünschenswert.
Verbesserungen in bezug auf die Packungsdichte von
integrierten Schaltkreisen mit FETs werden durch
Herunterskalieren der Bauteil- oder Einrichtungsabmessungen
erreicht. Herkömmliche MOSFETs mit einer effektiven
Kanallänge von 1,0 µm oder weniger zeigen Kurzkanaleffekte,
wie ein stärkeres Vth Roll-Off, Leckverluste unterhalb der
Schwelle und ein Kanaldurchgreifen bzw. eine
Sperrschichtberührung, welches für die Leistungsfähigkeit
der herunterskalierten Einrichtungen nachteilig ist.
Das Verhalten der Halbleitermaterialien kann durch
Dotieren der Materialien mit Verunreinigungsionen verändert
werden. Derartige herkömmliche Dotierstoffe, wie
beispielsweise Bor-, Phosphor-, Arsen- und Antimonionen
können zum Steuern des spezifischen elektrischen
Widerstandes der Schichten des MOSFETs verwendet werden. Die
Kanäle von PMOSFETs sind typischerweise mit Bor oder mit
Borverbindungen, wie BF₂ dotiert. Siehe beispielsweise T.
Ohguro et al, "Tenth Micron PMOSFETs with Ultra-Thin
Epitaxial Channel Layer Grown by Ultra-High Vacuum CVD",
IEDM Technical Digest, Seiten 433-436 (1993). Mit Bor oder
Borverbindungen dotierte p-Kanäle zeigen jedoch unerwünschte
Diffusion und das Eindringen in das Substrat der PMOS-
Einrichtung.
Indiumionen zeigen schärfere implantierte
Dotierprofile im Vergleich zu den mit Borionen erreichten
implantierten Dotierprofilen. Indium-Verunreinigungsionen
wurden in Submikrometer-NMOSFETS implantiert, um eine
ungleichförmige Kanaldotierung zu erreichen. Siehe G.G.
Shahidi et al, "Indium Channel Implant for Improved Short-
Channel Behavior of Submicrometer NMOSFETs", IEEE Electron
Device Letters, Band 14, Nr. 8, Seiten 409-411 (1993)
P⁺-Polysilizium-Gates wurden in Verbindung mit PMOS-
Transistoren mit eingegrabenem Kanal im Sub-0,5 µm-Bereich
verwendet, um einige Kurzkanaleffekte zu vermindern. Siehe
beispielsweise S. J. Hillenius et al, "A Symmetric Submicron
CMOS Technology", IEDM Technical Digest, Seiten 252-255
(1986). Wenn PMOSFETs mit p⁺-Polysilizium-Gates bei CMOS-
Technologien verwendet werden, sind zwei Prozesse für das
Polysilizium-Gate notwendig, nämlich ein Prozeß für die n⁺-
Polysilizium-Gates der NMOSFETs und ein Prozeß für die p⁺-
Polysilizium-Gates der PMOSFETs der CMOS-Einrichtungen. Das
Vorhandensein sowohl von n⁺-Polysilizium-Gate-Prozessen als
auch p⁺-Polysilizium-Gate-Prozessen kompliziert den
Prozeßablauf und erhöht die Kosten der CMOS-Technologien.
Ferner sind p⁺-Polysilizium-Gates gewöhnlich mit Bor dotiert,
das eine unerwünschte Neigung zum Eindringen in das Gate-
Oxide und das Substrat des Transistors besitzt. Außerdem ist
der niedrigste erreichbare Schichtwiderstand (im
amerikanischen Sprachgebrauch auch bezeichnet als Sheet-
Resistance) des p⁺-Polysiliziums um einen Faktor von 2 bis 3
größer als der des n⁺-Polysiliziums.
PMOSFETs mit n⁺-Polysilizium-Gates und eingegrabenen
Kanälen, die mit Verunreinigungsionen dotiert sind, welche
schärfere implantierte Dotierprofile und eine geringere
Diffusion des Dotierions in das Substrat zeigen, sind
wünschenswert, um Halbleitereinrichtungen mit schmäleren
Kanälen und verbesserten Kurzkanaleigenschaften zu erhalten.
Es werden gemäß der Erfindung PMOS-
Feldeffekttransistoren mit eingegrabenen Indium- oder
Gallium-dotiertem Kanal, die n⁺-Polysilizium-Gates besitzen,
bereitgestellt. Durch die Erfindung wird auch ein Verfahren
zur Herstellung von PMOSFETs mit schmalen eingegrabenen
Kanälen und wirksamen Kanallängen von ungefähr 0,5 µm oder
weniger, zur Verfügung gestellt. Die hier beschriebenen
PMOSFETs mit schmalerem eingegrabenen Kanal zeigen
verbesserte Kurzkanaleigenschaften einschließlich eines
minimalem Vth Roll-Off, einem verminderten Kanaldurchgreifen
und verminderten Leckverlusten unterhalb der Schwelle. Es
werden ebenfalls CMOS-Einrichtungen mit den hier
beschriebenen PMOSFETs mit eingegrabenem Kanal
bereitgestellt.
Die Erfindung wird nachfolgend anhand bevorzugter
Ausführungsformen und unter Bezugnahme auf die beigefügten
Zeichnungen im einzelnen beschrieben.
Es zeigen:
Fig. 1 eine Querschnitts-Seitenansicht einer
erfindungsgemäßen PMOSFET-Einrichtung mit eingegrabenem
Kanal,
Fig. 2-7 Querschnitts-Seitenansichten, die
Zwischenstrukturen bei verschiedenen Phasen der Herstellung
eines erfindungsgemäßen PMOSFETs mit eingegrabenem Kanal
darstellen,
Fig. 8 eine graphische Darstellung der
Ionenimplantationsprofile von Borionen in dem eingegrabenen
Kanal und von Phosphor- und Arsenionen in der n-Wanne eines
herkömmlichen PMOSFETs,
Fig. 9 eine graphische Abbildung von
Ionenimplantationsprofilen von Indiumionen in dem
eingegrabenen Kanal und von Phosphor- und Arsenionen in der
n-Wanne eines PMOSFETs gemäß der Erfindung, und
Fig. 10 eine graphische Abbildung des
Unterschwellen-Leckstromes (Ioff) als Funktion der wirksamen
Kanallänge bei konstanter Schwellenwertspannung für drei
PMOSFETs mit eingegrabenem Kanal, die eine unterschiedliche
Tiefe des eingegrabenen Kanals besitzen.
Die hier beschriebenen PMOSFETs besitzen n⁺-
Polysilizium-Gates und Indium oder Gallium als
Verunreinigungsionen enthaltende eingegrabene Kanäle. Da
Indium und Gallium eine höhere Atomzahl als Bor haben,
besitzen die gemäß der Erfindung erreichten eingegrabenen
Kanäle schärfere implantierte Dotierprofile als die mit Bor
dotierten eingegrabenen Kanäle. Ferner besitzen Indium und
Gallium niedrigere Diffusionskonstanten in Silizium im
Vergleich zu Bor und solche Borverbindungen, wie
beispielsweise BF₂. Die schärferen implantierten
Dotierprofile und das niedrigere Diffusionsvermögen von
Indium- oder Gallium-Dotierstoffen in den eingegrabenen
Kanälen der hier beschriebenen PMOSFETs führt zur Bildung
von schmalen eingegrabenen Kanälen, d. h. die eingegrabenen
Kanäle besitzen eine verminderte Kanaltiefe, wobei die
Kanaltiefe zwischen der Grenzfläche des Substrates und der
Gate-Oxidschicht gemessen wird. Die vorliegende Erfindung
kann PMOSFETs mit eingegrabenem Kanal bereitstellen, deren
Kanäle etwa 500 Angström schmaler bzw. enger sind als die
mit Bor dotierten Kanäle.
Eine bedeutende Verbesserung in der Minimallänge des
Kanals (Lmin) wird erreicht, wenn die Tiefe des eingegrabenen
Kanals vermindert wird. Um nachteilige Kurzkanal-Effekte zu
verhindern sollte die Länge des Gates größer sein als eine
Gate-Länge Lmin. Die PMOSFETs mit Indium- oder Gallium
dotiertem eingegrabenen Kanal der vorliegenden Erfindung
sind besonders für die Herstellung von Sub-0,5 µm-PMOS-
Transistoren mit verbesserten Kurzkanaleigenschaften
nützlich.
Fig. 1 zeigt eine Querschnitts-Seitenansicht einer
bevorzugten Ausführungsform eines PMOSFETs mit eingegrabenem
Kanal gemäß der vorliegenden Erfindung. Der PMOSFET umfaßt
ein Substrat 10, eine Feldoxidschicht 12, einen
eingegrabenen Kanalbereich 15, ein Gate-Oxid 16a, die n⁺-
Polysilizium-Gate-Elektrode 18a, einen Source-Bereich 22,
einen Drain-Bereich 24 und die Isolator-Abstandsschichten
26.
Die Fig. 2-6 zeigen Querschnitts-Seitenansichten,
die Zwischenstrukturen zu verschiedenen Phasen der
Herstellung eines PMOSFETs mit eingegrabenem Kanal gemäß
einer Ausführungsform der vorliegenden Erfindung darstellen.
Gemäß Fig. 2 wird ein Substrat 10 als Ausgangsmaterial zur
Herstellung des PMOSFETs mit eingegrabenem Kanal
bereitgestellt. Das Substrat 10 umfaßt ein
Halbleitermaterial, wie beispielsweise Silizium, Germanium
oder Arsen. Das Substrat 10 ist vorzugsweise ein n-Typ- oder
n-Wannen-Siliziumwafer, dotiert mit Phosphor- und/oder
Arsenionen mit einer Verunreinigungskonzentration von etwa 1
× 10¹⁶ bis etwa 1 × 10¹⁹ implantierter Ladungsträgern pro
Kubikzentimeter. Das Substrat 10 besitzt vorzugsweise eine
<100<-Orientierung und einen spezifischen elektrischen
Widerstand von etwa 10-3 bis etwa 10 Ohm Zentimeter. Bei
einer Ausführungsform kann die n-Wanne ein Durchgriff-
Unterdrückungsimplantat umfassen, beispielsweise in Form
einer Arsenionendosis von 1,5 × 10¹³ cm-2. Außerdem umfaßt das
Substrat 10 vorzugsweise eine zur Hauptoberfläche des
Substrates benachbarte Feldoxidschicht 12, um den MOSFET von
anderen zum MOSFET benachbarten Strukturen zu isolieren.
Eine Feldoxidschicht, die Siliziumdioxid umfaßt, wird
bevorzugt.
Eine Schutzschicht 14 kann auf der Hauptoberfläche
des Siliziumsubstrates 10 durch herkömmliche
Oxidationsbearbeitung gebildet werden, um die Oberfläche des
Substrates vor Kontamination während der Ionenimplantation
zu schützen, wie in Fig. 3 gezeigt ist. Die Schutzschicht 14
umfaßt vorzugsweise Siliziumdioxid mit einer Dicke von etwa
50 bis etwa 200 Angström. Gemäß Fig. 3 werden dann Indium-
oder Galliumionen durch die Schutzschicht 14 in das Substrat
10 eingeführt. Das Vorhandensein einer Schutzschicht während
der Dotierphase wird bevorzugt; trotzdem können Ionen in ein
Substrat implantiert werden, das keine Schutzschicht umfaßt.
Die Indium- oder Galliumdotierstoffe werden in das Substrat
10 bis zu einer durch die gestrichelte Linie in Fig. 3
angedeuteten Tiefe implantiert, um einen eingegrabenen
Kanalbereich 15 zu bilden. Wahlweise kann ein Gemisch von
Indium- und Galliumionen in das Substrat 10 implantiert
werden, um die hier beschriebenen PMOSFETs mit eingegrabenem
Kanal zu erhalten. In einer anderen Ausführungsform der
vorliegenden Erfindung können PMOSFETs mit eingegrabenen
Kanälen erhalten werden, die Indiumionen und wenigstens
einen anderen Dotierstoff, oder Galliumionen und wenigstens
einen anderen Dotierstoff einschließen. Für das Erreichen
von schmalen eingegrabenen Kanälen gemäß der vorliegenden
Erfindung sind Indiumionen die am meisten bevorzugten
Dotierstoffe.
Jedes Dotierverfahren kann verwendet werden, um
Indium- oder Galliumionen in die eingegrabenen Kanalbereiche
zu implantieren. Herkömmliche Dotierverfahren sind
wohlbekannt. Beispielsweise kann die Diffusions- oder
Ionenimplantation verwendet werden, um Indium oder Gallium
als Verunreinigungsionen in die Kanalbereiche zu
implantieren. Dotierverfahren werden in "VLSI Technology",
S.M. Sze, McGraw Hill Book Company, Kapitel 7 und 8, Seiten
272-374 (1988) und "Silicon Processing for the VLSI Era
Volume 1: Process Technology", S. Wolf und R.N. Tauber,
Lattice Press, Seiten 308-311 (1986) beschrieben, diese
Zitate werden hier durch Bezugnahme zum Inhalt der
vorliegenden Beschreibung gemacht. Die Ionenimplantation ist
ein bevorzugtes Verfahren zur Einbringung der Dotierstoffe
in die eingegrabenen Kanäle der PMOS-Einrichtungen. Die
Dosis des Implantats liegt vorzugsweise zwischen etwa 1 ×
10¹¹ cm-2 und 1 × 10¹⁴ cm-2 und die Energie des Implantats ist
vorzugsweise kleiner als etwa 100 keV. Schmalere
eingegrabene Kanäle, d. h. eingegrabene Kanäle mit
verminderter Tiefe, können durch Reduzierung der Energie des
Implantats erhalten werden. Für das Erhalten von schmalen
eingegrabenen Kanälen gemäß vorliegender Erfindung wird
meistens eine Implantationsenergie zwischen etwa 30 keV und
etwa 50 keV bevorzugt. Die Konzentration des Implantats
liegt vorzugsweise bei zwischen etwa 1 × 10¹⁶ bis etwa 1 ×
10¹⁹ Ladungsträgern pro Kubikzentimeter. Im Anschluß an die
Verunreinigungsionenimplantation kann ein schnelles
thermisches Annealen in einer Schutzgasatmosphäre
durchgeführt werden, um die durch die Ionenimplantation
verursachten Schädigungen des Substrates 10 zu beseitigen.
Die Schutzschicht 14, die auch als Schirm- oder
Abschirmschicht bezeichnet werden kann, wird beispielsweise
durch Ätzen entfernt, und es wird dann eine dünne
Isolierschicht, wie beispielsweise eine Gate-Isolierschicht
16, wie in Fig. 4 gezeigt, auf die Hauptoberfläche des
Substrates 10 aufgewachsen. Eine thermische
Oxidationstechnik kann verwendet werden, um die Gate-
Isolierschicht 16 bei einer Temperatur zwischen etwa 800°C
und etwa 1200°C auf das Substrat 10 aufzuwachsen, um ein
Gate-Oxid mit einer Dicke zwischen etwa 35 Angström und etwa
200 Angström zu erzielen. Eine Dicke der Gate-Isolierschicht
von etwa 50 Angström bis etwa 150 Angström wird bevorzugt,
und eine Dicke der Gate-Isolierschicht von etwa 65 Angström
wird am meisten bevorzugt. Die in die eingegrabenen Kanäle
der PMOSFETs der vorliegenden Erfindung implantierten
Indium- oder Galliumdotierstoffe zeigen während dieser
thermischen Oxidationsphase ein geringeres
Diffusionsvermögen als herkömmliche Dotierstoffe wie
Borionen. Die verminderte Diffusion der Dotierstoffsspezies
ist besonders vorteilhaft zum Erzielen von Sub-0,5 µm-
Transistoren mit verbesserten Kurzkanaleigenschaften.
Wie in Fig. 5 gezeigt, wird eine stark dotierte n-
Typ (n⁺)-Polysiliziumschicht 18 auf die Gate-Oxidschicht 16
abgeschieden. Die n⁺-Polysiliziumschicht kann beispielsweise
durch Diffusion oder Implantation von Phosphor oder Arsen in
einer Polysiliziumschicht gebildet werden, um die
Polysiliziumschicht als n⁺-Polysilizium einzurichten. Das n⁺-
Polysilizium-Gate umfaßt vorzugsweise Verunreinigungsionen
wie Phosphor, Arsen oder Antimon bei einer Konzentration von
etwa 10¹⁹ bis etwa 10²¹ Ladungsträgern pro Kubikzentimeter.
Gemäß Fig. 6 wird die Polysilizium-Gate-Elektrode
18a des PMOS-Transistors mit eingegrabenem Kanal durch das
Belegen mit einem Muster und durch das Ätzen der n⁺-
Polysilizium-Gateschicht unter Verwendung von Standard-
Photolitographietechniken festgelegt, um eine Gatelänge von
ungefähr kleiner als 1 Mikrometer zu erreichen. Die wirksame
Länge des eingegrabenen Kanals (Leff) eines PMOSFETs wird
durch die Länge des Polysilizium-Gates festgelegt. Somit
wird meistens eine Gate-Länge von weniger als ungefähr 0,5
Mikrometer bevorzugt. Die Gate-Oxidschicht 16a wird
vorzugsweise definiert, wenn die Gate-Elektrode 18a mit
einem Muster belegt und aus der Polysiliziumschicht 18
geätzt wird. Wahlweise kann die Gate-Oxidschicht 16a vor dem
Belegen mit einem Muster bzw. dem Bemustern und dem Ätzen
der Gate-Elektrode 18a festgelegt werden.
Eine Maske 20 wird vorzugsweise auf die Gate-
Elektrode vor dem Implantieren von Ionen in dem Substrat 10
abgeschieden, um die Source-Bereiche 22 und die Drain-
Bereiche 24 zu bilden. Die Source-Bereiche 22 und die Drain-
Bereiche 24 können mit Borionen oder mit BF₂ dotiert werden.
Wahlweise können die Source- und Drain-Bereiche mit Indium-
oder Galliumionen dotiert werden.
Dann können auf den Seiten der Gate-Elektrode 18a
Isolatortrennschichten gebildet werden. Ferner kann jede
bekannte Metallisierungsmethode zum Ausbilden der Source-,
Drain- und Gate-Kontakte des PMOSFETs verwendet werden.
Fig. 8 zeigt eine graphische Abbildung eines
rechnersimulierten Ionenimplantationsprofils von einem
PMOSFET mit einem eingegrabenen 0,5 µm-Kanal, der ein n⁺-
Polysilizium-Gate und einen mit Bor dotierten eingegrabenen
Kanal besitzt. Fig. 9 zeigt eine graphische Abbildung eines
rechnersimulierten Ionenimplantationsprofils von einem
PMOSFET mit einem eingegrabenen 0,5 µm-Kanal, der ein n⁺
Polysilizium-Gate und einen mit Indiumionen dotierten
eingegrabenen Kanal gemäß der vorliegenden Erfindung
besitzt. Die Dosis des Indiumionen-Kanalimplantats war 1,4 ×
10¹³ cm-2 bei 60 keV durch eine 200 Angström dicke
Schutzoxidschicht hindurch. Die Indiumionen stellen ein
schärferes Implantationsprofil und ein geringeres
Diffusionsvermögen in das Substrat im Vergleich zu dem Bor-
Implantationsprofil bereit. Zusätzlich wird eine höhere
Konzentration der n-Typ-Ionen in dem n-Wannensubstrat des
PMOSFETs erreicht, der einen Indium-dotierten eingegrabenen
Kanal besitzt. Eine erhöhte Konzentration der n-Typ-Ionen in
der n-Wanne wird zur Verminderung des Kanaldurchgreifens
bevorzugt. Die Tiefe des mit Indiumionen dotierten
eingegrabenen Kanals des PMOSFETs war ungefähr 0,03 µm,
wohingegen bei Bordotieren des Kanals eine Tiefe des
eingegrabenen Kanals von ungefähr 0,05 µm erreicht wurde.
Somit wird ein schmalerer eingegrabener Kanal mit
Indiumdotieren des Kanals erzielt.
Fig. 10 zeigt eine graphische Abbildung des im
amerikanischen Sprachgebrauch als Subthreshold Leakage
bezeichneten Leckstroms unterhalb des Schwellenwertes als
Funktion der wirksamen Kanallänge bei einer konstanten
Schwellenspannung von 0,78 Volt für drei PMOSFETs mit
eingegrabenem Kanal, die in Übereinstimmung mit der
vorliegenden Erfindung verschiedene erzielte Tiefen des
eingegrabenen Kanals (XB) besitzen. Die drei PMOSFETs
besitzen Tiefen des eingegrabenen Kanals von 0,055 µm, 0,088
µm und 0,108 µm. Eine bedeutende Verbesserung in der
wirksamen Mindestkanallänge wurde erzielt, wenn die Tiefe
des eingegrabenen Kanals verringert wurde. Die hier
beschriebenen schmalen eingegrabenen Kanäle der PMOSFETs mit
Indium-dotiertem eingegrabenen Kanal stellt PMOSFETs bereit,
die verbesserte Kurzkanaleigenschaften besitzen wie ein
minimales Vth Roll-Off , ein vermindertes Kanalübergreifen
und einen verminderten Leckstrom unter Schwelle.
CMOS-Einrichtungen, die die PMOSFETs der Erfindung
umfassen, können durch auf dem Gebiet wohlbekannte Verfahren
hergestellt werden. Siehe beispielsweise D. Roddy,
"Introduction to Microelectronics", Pergamon Press, Seiten
100-102 (1978) und "The Electrical Engineering Handbook",
editiert durch Richard C. Dorf, CRC Press, Inc., Seiten 581-
584 und 1631-1635 (1993), die hier durch Bezugnahme zum
Gegenstand der vorliegenden Beschreibung gemacht werden. Die
hier beschriebenen CMOSFETs sind besonders für die
Verwendung in den Niederspannungs-CMOS-Technologien im
Bereich von 0,1 µm bis 0,35 µm bzw. 0,035 µm geeignet.
Mit den in den Fig. 1-10 dargestellten PMOSFETs wird
nicht beabsichtigt, die hier beschriebenen Bauteile oder
Einrichtungen auf irgendeine besondere Ausführungsform zu
beschränken. Abänderungen und Variationen der vorliegenden
Erfindung sind angesichts vorstehender Lehre möglich.
Beispielsweise können Fachleute auf dem Gebiet verschiedene
Techniken für die Ionenimplantation einsetzen, die
Abscheidung von Halbleitereinrichtungsschichten (z. B. durch
physikalische Gasphasenabscheidung oder chemische
Gasphasenabscheidung), die Lithographie und die
Musterübertragung verwenden, um die hier beschriebenen
PMOSFETs herzustellen. Ferner können Indium- oder
Galliumionen ebenso wie eine Kombination von Indium- und
Galliumionen in die eingegrabenen Kanäle der PMOSFETs gemäß
vorliegenden Erfindung implantiert werden. Zusätzlich können
die eingegrabenen Kanäle der hier beschriebenen PMOSFETs mit
Indium und wenigstens einem anderen Dotierstoff oder Gallium
und wenigstens einem anderen Dotierstoff dotiert werden.
Beispielsweise kann ein eingegrabener Kanal eines PMOSFETs
gemäß vorliegender Erfindung Indiumionen und Borionen
umfassen.
Claims (29)
1. PMOSFET-Halbleitereinrichtung, umfassend:
- a) ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche;
- b) Source- und Drain-Bereiche eines zweiten Leitfähigkeitstyps, voneinander getrennt in der Hauptoberfläche des Halbleitersubstrates gebildet, einen in der Hauptoberfläche des Substrates zwischen den Source- und Drain-Bereichen festgelegten Kanalbereich, wobei der Kanalbereich ein aus der aus Indium, Gallium und Mischungen von diesen bestehenden Gruppe ausgewähltes Verunreinigungsion umfaßt;
- c) eine dünne auf der Hauptfläche des Kanalbereichs gebildete isolierende Schicht; und
- d) eine Gate-Elektrode des ersten Leitfähigkeitstyps, die auf einer Oberfläche der dünnen isolierenden Schicht ausgebildet ist, um auf den Kanalbereich durch diese hindurch einzuwirken, wobei die Gate- Elektrode Polysilizium mit einer hohen Verunreinigungskonzentration von Ionen des ersten Leitfähigkeitstyps umfaßt.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
das Halbleitersubstrat ein Siliziumsubstrat umfaßt.
3. Einrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß das Halbleitersubstrat ein Substrat
vom n-Typ umfaßt, der Kanalbereich einen Bereich vom p-
Typ umfaßt, die Source- und Drain-Bereiche Bereiche vom
p-Typ umfassen, und die Gate-Elektrode Polysilizium vom
n-Typ umfaßt.
4. Einrichtung nach Anspruch 1, 2 oder 3, dadurch
gekennzeichnet, daß das Substrat einen n-Wannenbereich
mit aus der aus Phosphor, Arsen und Antimon bestehenden
Gruppe ausgewählten Verunreinigungsionen umfaßt.
5. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich ein Indium
umfassendes Verunreinigungsion enthält.
6. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich ein Gallium
umfassendes Verunreinigungsion enthält.
7. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich ein Indium
umfassendes Verunreinigungsion und wenigstens ein
anderes aus der aus Gallium, Bor und Mischungen von
diesen bestehenden Gruppe ausgewähltes
Verunreinigungsion vom p-Typ enthält.
8. PMOSFET-Einrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß der Kanalbereich eine
Verunreinigungkonzentration umfassend Indium von
ungefähr 1 × 10¹⁶ Ladungsträger pro Kubikzentimeter bis
ungefähr 1 × 10¹⁹ Ladungsträger pro Kubikzentimeter
enthält.
9. PMOSFET-Einrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß der Kanalbereich eine
Verunreinigungkonzentration umfassend Gallium von
ungefähr 1 × 10¹⁶ Ladungsträger pro Kubikzentimeter bis
ungefähr 1 × 10¹⁹ Ladungsträger pro Kubikzentimeter
enthält.
10. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Polysilizium-Gate-Elektrode eine
Länge von kleiner ungefähr 1 µm besitzt.
11. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Polysilizium-Gate-Elektrode eine
Länge von kleiner ungefähr 0,5 µm besitzt.
12. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Polysilizium-Gate-Elektrode vom
n-Typ eine Ionenkonzentration von ungefähr 10¹⁹ bis
ungefähr 10²¹ Ladungsträger pro Kubikzentimeter besitzt.
13. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich eine effektive
Kanallänge von kleiner ungefähr 0,5 µm besitzt.
14. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich eine Tiefe von
kleiner ungefähr 0,1 µm besitzt.
15. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der Kanalbereich eine Tiefe von
ungefähr 0,005 µm bis ungefähr 0,05 µm besitzt.
16. PMOSFET-Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die isolierende Schicht eine Gate-
Isolierschicht umfaßt.
17. PMOSFET-Einrichtung nach Anspruch 16, dadurch
gekennzeichnet, daß die Gate-Isolierschicht eine Dicke
von weniger ungefähr 150 Angström besitzt.
18. PMOSFET-Einrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß der Source-Bereich und der Drain-
Bereich Verunreinigungsionen enthalten, die aus der Bor,
Indium und Gallium umfassenden Gruppe ausgewählt sind.
19. Verfahren zur Herstellung einer PMOSFET-Einrichtung,
umfassend die Schritte:
- a) Bereitstellung eines Substrates mit einer Hauptoberfläche;
- b) Bilden eines Kanalbereichs mit einem ersten Ende und einem zweiten Ende durch Implantieren von Verunreinigungsionen in die Hauptoberfläche des Substrates, wobei die Verunreinigungsionen aus der Indium, Gallium und Mischungen von diesen enthaltenden Gruppe ausgewählt werden;
- c) Bilden einer Gate-Oxidschicht auf der Hauptoberfläche des Substrates;
- d) Bilden einer hochdotierten n-Typ-Polysiliziumschicht auf der Gate-Oxidschicht und der Hauptoberfläche des Substrates;
- e) Bemustern und Ätzen der Polysiliziumschicht, um wenigstens eine hochdotierte n-Typ-Polysilizium- Gate-Elektrode auf der Gate-Oxidschicht zu bilden; und
- f) Bilden eines Source-Bereichs, der an ein erstes Ende des eingegrabenen Kanalbereichs angrenzt, und eines Drainbereichs, der an ein zweites Ende des eingegrabenen Kanalbereichs angrenzt, durch Implantieren von Verunreinigungsionen in die Hauptoberfläche des Substrates.
20. Verfahren zur Herstellung einer PMOSFET-Einrichtung nach
Anspruch 19, ferner umfassend das Bilden wenigstens
einer Isolierschicht auf der Polysilizium-Gate-
Elektrode.
21. Verfahren zur Herstellung einer PMOSFET-Einrichtung nach
Anspruch 19, ferner umfassend das Bilden von
Kontaktschichten auf dem Source-Bereich, dem Drain-
Bereich und der Gate-Elektrode.
22. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß
der Schritt des Bereitstellens eines Substrates die
Bereitstellung eines Substrates mit einer
Feldoxidschicht umfaßt.
23. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß
der Schritt des Bereitstellens eines Substrates das
Aufbringen einer Schutzschicht mit einer Dicke von
kleiner ungefähr als 200 Angström auf dem Substrat
einschließt.
24. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß
der Schritt des Bildens des Kanalbereichs das
Implantieren von Verunreinigungsionen mit einer Dosis
von ungefähr 1 × 10¹¹ cm-2 bis ungefähr 1 × 10¹⁴ cm-2 bei
einer Implantationsenergie von kleiner ungefähr als 100
keV umfaßt.
25. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß
der Schritt des Bildens des Kanalbereichs das
Implantieren von Verunreinigungsionen mit einer Dosis
von ungefähr 1,4 × 10¹³ cm-2 bei einer
Implantationsenergie von ungefähr 30 keV umfaßt.
26. PMOSFET-Einrichtung, hergestellt gemäß dem Verfahren
nach Anspruch 19.
27. CMOS-Einrichtung, umfassend wenigstens ein NMOS-
Feldeffekt-Transistor und wenigstens einen PMOS-
Feldeffekt-Transistor, dadurch gekennzeichnet, daß die
PMOSFET-Einrichtung enthält:
- a) ein n-Typ-Halbleitersubstrat mit einer Hauptoberfläche;
- b) p-Typ-Source- und Drain-Bereiche, die voneinander getrennt in der Hauptoberfläche des Halbleitersubstrates gebildet sind, einen zwischen den Source- und Drain-Bereichen in der Hauptoberfläche des Substrates festgelegten Kanalbereich, wobei der Kanalbereich ein aus der Indium, Gallium und Mischungen davon enthaltenden Gruppe ausgewähltes Verunreinigungsion enthält;
- c) eine auf der Hauptoberfläche des Kanalbereichs gebildete isolierende Schicht; und
- d) eine n⁺-Polysilizium-Gate-Elektrode, die auf der Oberfläche der isolierenden Schicht gebildet ist, um durch diese hindurch auf den Kanalbereich einzuwirken.
28. CMOS-Einrichtung nach Anspruch 27, dadurch
gekennzeichnet, daß der Kanalbereich des PMOSFETs eine
Konzentration der Indiumionen von ungefähr 1 × 10¹⁶
Ladungsträger pro Kubikzentimeter bis ungefähr 1 × 10¹⁹
Ladungsträger pro Kubikzentimeter besitzt.
29. CMOS-Einrichtung nach Anspruch 27, dadurch
gekennzeichnet, daß die Gate-Länge der CMOS-Einrichtung
kleiner ungefähr 1 µm ist.
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