KR100248509B1 - 매몰 채널 nmos 트랜지스터를 구비하는 반도체 장치의cmos 논리 게이트 및 그 제조방법 - Google Patents

매몰 채널 nmos 트랜지스터를 구비하는 반도체 장치의cmos 논리 게이트 및 그 제조방법 Download PDF

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Abstract

매몰 채널 NMOS 트랜지스터를 구비하는 반도체 장치의 CMOS 논리 게이트 및 그 제조방법이 개시된다. 본 발명의 씨모스 논리 게이트는 입력 전압에 의해 게이팅되어 출력 전압을 풀업시키는 풀업부와, 상기 풀업부에 연결되며 전원 전압에 의해 게이팅되는 매몰 채널 NMOS 트랜지스터, 및 상기 매몰 채널 NMOS 트랜지스터에 연결되며 상기 입력 전압에 의해 게이팅되어 상기 출력 전압을 풀다운시키는 표면 채널 NMOS 트랜지스터를 구비함으로써 CMOS 논리 게이트의 신뢰성이 향상된다.

Description

매몰 채널 ＮＭＯＳ 트랜지스터를 구비하는 반도체 장치의 ＣＭＯＳ 논리 게이트 및 그 제조방법
본 발명은 CMOS 논리 게이트 및 그 제조방법에 관한 것으로서, 특히 매몰 채널 NMOS 트랜지스터를 구비하는 CMOS 논리 게이트 및 그 제조방법에 관한 것이다.
도 1은 종래의 CMOS 인버터의 회로도이다. 도 1을 참조하면, 종래의 CMOS 인버터는 입력 전압(Vin)이 로우 레벨(low level)일 때 출력 전압(Vout)을 하이 레벨(high level)로 풀업(pull-up)시키는 PMOS 트랜지스터(101)와, 입력 전압(Vin)이 하이 레벨일 때 출력 전압(Vout)을 로우 레벨로 풀다운(pull-down)시키는 NMOS 트랜지스터(111)로 구성된다. 상기 PMOS 트랜지스터(101)의 소오스에 전원 전압(Vdd)이 인가되고, 상기 NMOS 트랜지스터(111)의 소오스는 접지단(GND)에 연결된다.
상기 NMOS 트랜지스터(111)는 표면 채널 NMOS 트랜지스터이다.
도 2는 상기 도 1에 도시된 NMOS 트랜지스터(111)의 동작을 설명하기 위한 도면이다. 도 2를 참조하여 표면 채널 NMOS 트랜지스터(111)의 구조를 설명하기로 한다. NMOS 트랜지스터(111)의 구조를 보면, 기판(201) 상에 게이트(203,205)가 형성되어 있고, 상기 기판(201) 내부에 소오스(211)와 드레인(213)이 형성되어 있다. 상기 게이트(203,205)는 절연층(203)과 게이트 전극(205)으로 이루어지며 상기 게이트 전극(205)과 절연층(203) 측면에는 스페이서(spacer)(207)가 형성되어 있다. 상기 절연층(203) 하부의 기판(201) 내부에 표면 채널(241)이 형성된다.
도 2를 참조하여 도 1에 도시된 CMOS 트랜지스터의 동작을 설명하기로 한다. 출력 전압(Vout)의 초기 상태가 하이 레벨이고 입력 전압(Vin)이 하이 레벨일 때 NMOS 트랜지스터(111)가 동작하여 출력 전압(Vout)이 로우 레벨로 된다. 이 때, NMOS 트랜지스터(111)의 드레인 영역은 출력 전압(Vout)의 초기 상태(하이 레벨)에서 전원 전압(Vdd)에 의한 전계가 형성되는데 이 전계와 게이트 전압의 반복되는 스위칭(switching)에 의해 핫전자(hot electron) 효과로 도 2에 도시된 바와 같이 드레인 지역에서 충격 이온화를 통해 높은 에너지를 갖는 전자가 절연층으로 주입되어 트랩(221)을 형성하거나, 절연층(203)과 기판(201)의 표면에 인터페이스(interface) 트랩이 생성된다. 그리고 높은 에너지를 갖는 전자의 일부는 스페이서(207)로도 주입되어 트랩을 형성할 수도 있는데 이 트랩은 스페이서(207) 하부의 드레인 영역(213)에 공핍 영역을 형성시켜 NMOS 트랜지스터(111)의 외부저항값을 증가시킨다. 따라서, NMOS 트랜지스터(111)의 동작이 계속될수록 드레인 영역(213)의 게이트 절연층 트랩(221)에 의한 평밴드(flat band) 전압의 변화 때문에 NMOS 트랜지스터(111)의 문턱 전압이 증가하고 동시에 스페이서(207) 하부의 공핍 영역의 확대로 인한 외부 저항도 동시에 증가한다. 그러므로 NMOS 트랜지스터(111)의 성능이 전반적으로 저하되므로 신뢰성이 나빠지고 궁극적으로는 반도체 장치의 수명이 짧아진다.
도 3은 종래의 CMOS 논리 게이트의 회로도이다. 도 3을 참조하면, 종래의 CMOS 논리 게이트는 풀업 트랜지스터부(301)와 풀다운 트랜지스터부(311)를 구비한다. 상기 풀업 트랜지스터부(301)와 풀다운 트랜지스터부(311)가 서로 접속되는 지점에서 상기 CMOS 논리 게이트의 출력 전압(Vout)이 발생한다.
상기 풀업 트랜지스터부(301)는 입력 전압들(Va,Vb,Vc)에 의해 게이팅(gating)되는 PMOS 트랜지스터들(303,305,307)로 구성되고, 상기 풀다운 트랜지스터부(311)는 입력 전압들(Va,Vb,Vc)에 의해 게이팅되는 NMOS 트랜지스터들(313,315,317)로 구성된다. 상기 NMOS 트랜지스터들(313,315,317)은 모두 표면 채널 NMOS 트랜지스터로 구성된다.
도 4a 내지 도 4c는 상기 도 1에 도시된 CMOS 인버터의 제조공정을 도시한 도면들이다.
도 4a를 참조하면, 기판(401)에 필드 산화막들(411,412,413)을 형성하고, 상기 기판(401) 상에 포토레지스트(photoresist) 패턴(431)을 형성한다. 이어서 상기 기판(401)에 불순물 이온(441)을 주입하여 NWELL(421)을 형성한 다음 상기 NWELL(421) 내에 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 불순물 이온 주입을 실시한다.
도 4b를 참조하면, 상기 NWELL(421) 상에 포토레지스트 패턴(461)을 형성하고, 불순물 이온(471)을 주입하여 상기 NWELL(421)에 인접하여 PWELL(451)을 형성한다. 다음에 상기 PWELL(451) 내에 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 불순물 이온 주입을 실시한다.
이후, 여러 공정을 거치면서 도 4c와 같은 CMOS 인버터가 형성된다.
상술한 종래의 CMOS 논리 게이트에는 표면 채널 NMOS 트랜지스터만 사용된다. 따라서 핫전자 효과에 의해 NMOS 트랜지스터의 수명이 단축된다. 더우기 최근의 경향으로는 CMOS 논리 게이트가 점점 축소되고 있으므로 핫전자 효과는 더욱 심하게 발생한다. 때문에 NMOS 트랜지스터의 수명은 점점 더 짧아지며 그로 인하여 반도체 장치의 신뢰성이 나빠진다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 신뢰성을 향상시키고 수명을 연장시키는 반도체 장치의 CMOS 논리 게이트를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 기술적 과제에 적합한 CMOS 논리 게이트의 제조방법을 제공하는 데 있다.
도 1은 종래의 CMOS(Complementary Metal Oxide Semiconductor) 인버터의 회로도.
도 2는 상기 도 1에 도시된 NMOS 트랜지스터의 동작을 설명하기 위한 도면.
도 3은 종래의 CMOS 논리 게이트의 회로도.
도 4a 내지 도 4c는 상기 도 1에 도시된 CMOS 인버터의 제조공정을 도시한 도면들.
도 5는 본 발명에 따른 CMOS 인버터의 회로도.
도 6은 상기 도 5에 도시된 매몰 채널 NMOS 트랜지스터의 단면도.
도 7은 본 발명의 제1 실시예에 따른 CMOS 논리 게이트의 회로도.
도 8은 본 발명의 제2 실시예에 따른 CMOS 논리 게이트의 회로도.
도 9a 내지 도 9d는 상기 도 5에 도시된 CMOS 인버터의 제조공정을 도시한 도면들.
- 도면의 주요부분에 대한 부호의 설명 -
501, PMOS 트랜지스터 503,505 NMOS 트랜지스터
601,901 : 기판 611 : 게이트 절연층
613 : 게이트 전극 621 : 스페이서
631 : 소오스 영역 633 : 드레인 영역
641 : 매몰 채널 701, 801 ; 풀업부
703 : 매몰 채널 NMOS 트랜지스터
711, 712, 713 : 표면 채널 NMOS 트랜지스터
803 : 매몰 채널 NMOS 트랜지스터부
811, 812 : 매몰 채널 NMOS 트랜지스터
821,822,823 : 표면 채널 NMOS 트랜지스터
911 : NWELL 921,971 : 포토레지스트 패턴
941, 991 : PWELL
상기 기술적 과제를 이루기 위하여 본 발명은,
입력 전압에 의해 게이팅되어 출력 전압을 풀업시키는 풀업부와, 상기 풀업부에 연결되며 전원 전압에 의해 게이팅되는 매몰 채널 NMOS 트랜지스터, 및 상기 매몰 채널 NMOS 트랜지스터에 연결되며 상기 입력 전압에 의해 게이팅되어 상기 출력 전압을 풀다운시키는 표면 채널 NMOS 트랜지스터를 구비하는 반도체 장치의 CMOS 논리 게이트를 제공한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
반도체 기판에 소자간 분리를 위한 필드 산화막을 형성하는 단계와, 상기 기판 내에 NWELL을 형성하는 단계와, 상기 NWELL에 인접하도록 제 1 PWELL을 형성하는 단계와, 상기 제 1 PWELL 내에 이후 형성될 게이트 산화막의 드레인 표면에 채널이 형성되지 않는 매몰 채널 NMOS 트랜지스터의 채널 영역을 확보하기 위해 도전형 불순물을 주입하는 단계와, 상기 제 1 PWELL에 인접하도록 제 2 PWELL을 형성하는 단계와, 상기 제 2 PWELL 내에 이후 형성될 게이트 산화막의 표면에 채널이 형성되는 표면 채널 NMOS 트랜지스터의 채널 영역을 확보하기 위해 도전형 불순물을 주입하는 단계를 포함하는 반도체 장치의 CMOS 논리 게이트의 제조방법을 제공한다.
상기 본 발명에 의하여 반도체 장치의 신뢰성이 향상되고 반도체 장치의 수명이 연장된다.
이하, 첨부된 도면들을 통하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 5는 본 발명에 따른 CMOS 인버터의 회로도이다. 도 5를 참조하면, PMOS 트랜지스터(501), 매몰 채널 NMOS 트랜지스터(503) 및 표면 채널 NMOS 트랜지스터(505)를 구비한다.
상기 PMOS 트랜지스터(501)는 입력 전압(Vin)이 로우 레벨일 때 출력 전압(Vout)을 하이 레벨로 풀업시킨다.
상기 매몰 채널(Buried Channel) NMOS 트랜지스터(503)는 상기 PMOS 트랜지스터(501)에 연결되며 전원 전압(Vdd)에 의해 게이팅되어 항상 도통 상태를 유지한다.
상기 표면 채널 NMOS 트랜지스터(505)는 상기 매몰 채널 NMOS 트랜지스터(503)와 접지단(GND) 사이에 연결되며 입력 전압(Vin)이 하이 레벨일 때 출력 전압(Vout)을 로우 레벨로 풀다운시킨다.
도 6은 상기 도 5에 도시된 매몰 채널 NMOS 트랜지스터(503)의 단면도이다. 도 6을 참조하여 매몰 채널 NMOS 트랜지스터(503)의 구조를 살펴보면, 기판(601) 상에 게이트(611,613)가 형성되어 있고, 상기 기판(601) 내부에 소오스 영역(631)과 드레인 영역(633)이 형성되어 있다. 상기 게이트(611,613)는 게이트 절연층(611), 예컨대 산화막과 게이트 전극(613)으로 이루어지며 상기 게이트 전극(613)과 게이트 절연층(611) 주위에는 스페이서(spacer)(621)가 형성되어 있다. 그리고 상기 게이트 절연층(611) 하부에 매몰 채널(641)이 형성되어 있다. 이와 같은 매몰 채널 NMOS 트랜지스터(503)는 표면 채널 NMOS 트랜지스터(505)에 비해 핫전자 효과에 대한 내구성이 훨씬 강하다.
도 6에 도시된 매몰 채널 NMOS 트랜지스터(503)는 내구성이 강하므로 도 5와 같이 매몰 채널 NMOS 트랜지스터(503)를 출력 전압(Vout)에 연결하고, 표면 채널 NMOS 트랜지스터(505)를 상기 매몰 채널 NMOS 트랜지스터(503)의 후단에 연결함으로써 상기 CMOS 논리 게이트의 신뢰성이 향상된다. 직접적인 핫전자 효과는 매몰 채널 NMOS 트랜지스터(503)의 드레인에서 발생하는데 전류 경로가 표면 채널 NMOS 트랜지스터(505)에 비해 게이트 절연층(611)에서 멀리 떨어져 있기 때문에 매몰 채널 NMOS 트랜지스터(503)의 드레인 부근에서 충격 이온화에 의해 높은 에너지를 갖는 전자가 게이트 절연층(611) 또는 스페이서(621)에 주입되는 확률이 급감하게 된다. 따라서 표면 채널 NMOS 트랜지스터(505)를 상기 매몰 채널 NMOS 트랜지스터(503)의 후단에 연결할 경우 CMOS 논리 게이트의 신뢰성이 향상되고 나아가 반도체 장치의 수명이 연장된다.
도 5와 같이 연결할 경우, 매몰 채널 NMOS 트랜지스터(503)의 문턱 전압을 조절을 세밀하게 할 필요가 없이 표면 채널 NMOS 트랜지스터(505)의 문턱 전압보다 약간 낮은 수준에 맞추기만 하면 CMOS 논리 게이트의 동작 및 성능은 지장을 받지 않는다.
도 7은 본 발명의 제1 실시예에 따른 CMOS 논리 게이트의 회로도이다. 도 7을 참조하면, 제1 실시예에 따른 CMOS 논리 게이트는 입력 전압들(Va,Vb,Vc)에 의해 게이팅되어 출력 전압(Vout)을 풀업시키는 풀업부(701)와, 상기 풀업부(701)에 연결되며 전원 전압(Vdd)에 의해 게이팅되는 하나의 매몰 채널 NMOS 트랜지스터(703), 및 상기 매몰 채널 NMOS 트랜지스터(703)에 연결되며 상기 입력 전압들(Va,Vb,Vc)에 의해 게이팅되어 상기 출력 전압(Vout)을 풀다운시키는 다수개의 표면 채널 NMOS 트랜지스터들(711,712,713)을 구비한다. 이와 같이, 하나의 매몰 채널 NMOS 트랜지스터(703)에 다수개의 표면 채널 NMOS 트랜지스터들(711,712,713)을 연결하더라도 CMOS 논리 게이트의 신뢰성은 도 5에 도시된 CMOS 논리 게이트와 마찬가지로 그 신뢰성이 향상된다.
도 8은 본 발명의 제2 실시예에 따른 CMOS 논리 게이트의 회로도이다. 도 8을 참조하면, 제2 실시예에 따른 CMOS 논리 게이트는 입력 전압들(Va,Vb,Vc)에 의해 게이팅되어 출력 전압(Vout)을 풀업시키는 풀업부(801)와, 상기 풀업부(801)에 연결되며 전원 전압(Vdd)에 의해 게이팅되는 다수개의 매몰 채널 NMOS 트랜지스터들(811,812)로 구성되는 매몰 채널 NMOS 트랜지스터부(803), 및 상기 매몰 채널 NMOS 트랜지스터부(803)에 연결되며 상기 입력 전압들(Va,Vb,Vc)에 의해 게이팅되어 상기 출력 전압(Vout)을 풀다운시키는 다수개의 표면 채널 NMOS 트랜지스터들(821,822,823)로 구성되는 표면 채널 NMOS 트랜지스터부(805)를 구비한다. 이와 같이, 다수개의 매몰 채널 NMOS 트랜지스터들(811,812)에 다수개의 표면 채널 NMOS 트랜지스터들(821,822,823)을 연결하더라도 CMOS 논리 게이트의 신뢰성은 도 5에 도시된 CMOS 논리 게이트와 마찬가지로 그 신뢰성이 향상된다.
도 9a 내지 도 9d는 상기 도 5에 도시된 CMOS 인버터의 제조공정을 도시한 도면들이다.
도 9a를 참조하면 실리콘 기판(901) 내에 소자간 분리를 위해 필도 산화막들(903)을 형성하고, 상기 기판(901) 상에 PMOS 트랜지스터의 영역을 정의 하기 위한 포토레지스트 패턴(921)을 형성한다. 이어서 상기 기판(901)에 도전형 불순물로서 예컨대 As(Arsenic)를 저농도로 이온 주입한다. 이로 인해 상기 패턴(921)에 의해 개방된 영역(931)에 해당하는 기판(901) 내에는 NWELL(911)이 형성된다. 그 다음 상기 NWELL(911) 내에 PMOS 트랜지스터의 문턱 전압을 좆ㄹ하기 위한 불순물로서 예컨대 B(Boron)를 이온 주입한다. 그리고 상기 포토레지스트 패턴(921)을 제거한다.
도 9b를 참조하면, 상기 기판(901) 상에 이후 형성될 게이트 산화막의 드레인 표면에 채널이 형성되지 않는 매몰 채널 NMOS 트랜지스터의 영역을 정의하기 위한 포토레지스트 패턴(951)을 형성하고 도전형 불순물로서 B(Boron)을 저농도로 이온 주입한다. 이에 따라 상기 패턴(951)에 의해 개방된 영역(961)의 기판(901) 내에는 제 1 PWELL(941)이 형성되며, 이 제 1 PWELL(941)은 상기 NWELL(911)에 인접되어 있다. 그 다음 상기 제 1 PWELL(941) 표면 근방에 도전형 붕순물로서 P(Phosphorus)를 이온 주입하여 매몰 채널 NMOS 트랜지스터의 채널 영역을 확보한다. 또한, 상기 불순물 주입 공정은 통상의 NMOS 트랜지스터의 문턱 전압을 조절하기 위해 주입하는 불순물의 농도보다 더 크게 실시한다. 그리고 상기 패턴(951)을 제거한다.
도 9c를 참조하면 상기 기판(901) 상에 표면 채널 NMOS 트랜지스터의 영역을 정의하기 위해 포토레지스트 패턴(971)을 형성하고 도전형 불순물로서 B 이온을 저농도로 주입한다. 이에 따라 상기 패턴(971)에 의해 개방된 영역(981)의 기판(901) 내에서 제 2 PWELL(911)이 형성되며 이 제 2 PWELL(991)은 상기 제 1 PWELL(941)에 인접되어 있다. 그 다음 상기 제 2 PWELL(991)표면 근방에 도전형 불순물로서 P를 이온 주입하여 매몰 채널 NMOS 트랜지스터의 채널 영역을 확보한다. 그리고 상기 패턴(951)을 제거한다.
이후 도 9d를 참조하면 상기 NWELL(911)과 제 1 PWELL(도시하지 않음) 및 제 2 PWEL(991)을 포함한 기판(901) 상부에 통상의 반도체 소자 공정을 실시하여 게이트 전극 및 소스/드레인 영역을 가지는 트랜지스터들을 형성한다. 그리고 상기 트랜지스터들이 형성된 기판(901)의 상부면에 저기적 절연을 위한 충간 절연막(971)을 형성한 후에 금속 배선 공정을 거쳐 입출력용 배선(Vin, Vout) 전원 전압배선(Vdd)및 접지 배선(GND)을 형성함에 따라 본 발명의 CMOS 인버터가 제조된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따라 CMOS 논리 게이트의 출력단에 매몰 채널 NMOS 트랜지스터와 표면 채널 NMOS 트랜지스터를 직렬로 연결하므로써 CMOS 놀리게이트의 신회성이 향상되고 반도체 장치이 수명이 연장된다.

Claims (11)

  1. 입력 전압에 의해 게이팅되어 출력 전압을 풀업부;
    상기 풀업부에 연결되며 전원 전압에 의해 게이팅되는 매몰 채널 NMOS 트랜지스터; 및 상기 매몰 채널 NMOS 트랜지스터에 연결되며 상기 입력 전압에 의해 게이팅되어 상기 출력 전압을 풀다운시키는 표면 채널 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트.
  2. 제1항에 있어서, 상기 풀업부는 PMOS트랜스터인 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트
  3. 제1항에 있어서, 상기 매몰 채널 NMOS 트랜지스터는 1개 이상으로 구성하는 거슬 특징으호 하는 반도체 장치의 CMOS 논리 게이트.
  4. 제1항에 있어서, 상기 표면 채널 NMOS 트랜지스터는 1개 이상으로 구성하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트.
  5. 제2항에 있어서, 상기 PMOS 트랜지스터는 1개 이상으로 구성하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트
  6. 반도체 기판에 소자간 분리를 위한 필드 산화막을 형성하는 단계;
    상기 기판 내에 NMELL을 형성하는 단계;
    상기 NMELL에 인접하도록 제 1 PWELL을 형성하는 단계;
    상기 제 1 PWELL 내에 이후 형성될 게이트 산화막의 드레인 표면에 채널이 형성되지 않는 매몰 채널 NMOS 트랜지스터의 채널 영역을 확보하기 위해 도전형 불순물을 주입하는 단계;
    상기 제 1 PWELL에 인접하도록 제 2 PWELL을 형성하는 단계; 및
    상기 제 2 PWELL 내에 이후 형성될 게이트 산화막의 표면에 채널이 형성되는 표면 채널 NMOS 트랜지스터의 채널 영역을 확보하기 위해 도전형 불순물을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트의 제조방법
  7. 제6항에 있어서, 상기 NMELL을 형성하는 단계는 상기 NMELL 내에 PMOS 트랜지스터의 문턱 전압을 조절하기 위한 도전형 불순물을 주입하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트 제조방법
  8. 제7항에 있어서, 상기 도전형 불순물은 BF2, B 중에서 어느 한 물질을 사용하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트의 제조방법
  9. 제6항에 있어서, 상기 제 2 PWELL을 형성하는 단계는 상기 제 2 PWELL 내에 NMOS 트랜지스터의 문턱 전압을 조절하기 위한 도전형 불순물을 주입하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 CMOS 놀리 게이트의 제조방법
  10. 제9항에 있어서, 상기 도전형 불순물은 As, P 중에서 어느 한 불순물을 사용하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트의 제조방법
  11. 제6항에 있어서, 상기 매몰 채널 NMOS 트랜지스터의 채널 영역을 확보하기 위해 도전형 불순물을 주입하는 단계는 NMOS 트랜지스터의 문턱 전압 조절을 위한 불순물 농도보다 더 크게 해서 실시하는 것을 특징으로 하는 반도체 장치의 CMOS 논리 게이트의 제조방법
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764890B1 (en) * 2003-01-29 2004-07-20 Cypress Semiconductor Corporation Method of adjusting the threshold voltage of a mosfet
KR101858243B1 (ko) * 2011-12-09 2018-06-28 에스케이하이닉스 주식회사 버퍼회로 및 이를 이용한 워드라인 드라이버
JP2013085272A (ja) * 2012-12-10 2013-05-09 Mitsubishi Heavy Ind Ltd 半導体回路
US20160071791A1 (en) * 2014-09-09 2016-03-10 Globalfoundries Inc. Multimetal interlayer interconnects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4212683A (en) * 1978-03-27 1980-07-15 Ncr Corporation Method for making narrow channel FET
JPS5869124A (ja) * 1981-10-20 1983-04-25 Toshiba Corp 半導体集積回路
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
KR970011744B1 (ko) * 1992-11-04 1997-07-15 마쯔시다덴기산교 가부시기가이샤 상보형 반도체장치 및 그 제조방법
US5500379A (en) * 1993-06-25 1996-03-19 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US5401987A (en) * 1993-12-01 1995-03-28 Imp, Inc. Self-cascoding CMOS device
US5614432A (en) * 1994-04-23 1997-03-25 Nec Corporation Method for manufacturing LDD type MIS device
TW304301B (ko) * 1994-12-01 1997-05-01 At & T Corp
JPH09107036A (ja) * 1995-08-09 1997-04-22 Toshiba Corp 半導体装置
JP2904071B2 (ja) * 1995-10-04 1999-06-14 日本電気株式会社 半導体装置
TW434834B (en) * 1996-06-29 2001-05-16 Hyundai Electronics Ind Method of manufacturing a complementary metal-oxide semiconductor device

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