CN116435181A - 晶体管器件制造方法以及晶体管器件 - Google Patents

晶体管器件制造方法以及晶体管器件 Download PDF

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Abstract

本公开实施例提供一种晶体管器件制造方法以及晶体管器件，其中，所述晶体管器件制造方法包括：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。

Description

晶体管器件制造方法以及晶体管器件
技术领域
本公开涉及微电子器件领域，尤其涉及一种晶体管器件制造方法以及晶体管器件。
背景技术
相关技术中，通常采用电学打断(Electrical Break，EB)来实现晶体管单元间的隔离，例如施加电压于P型晶体管的沟道以及N型晶体管的沟道，从而将对应的晶体管关断，实现单元到单元的隔离。但是该方法在某些场景下(如超低功耗设计)无法对漏电产生足够的隔断效果，仍然存在一定的漏电情况，导致芯片整体功耗较高。
此外，对于器件中晶体管的阈值电压调整，一般采用调整高K金属栅中金属功函数或者调整高K介质的方法，对于阈值电压的调整幅度受限，无法将阈值电压降至更低。
发明内容
本公开实施例提供一种晶体管器件制造方法以及晶体管器件。
本公开实施例第一方面提供一种晶体管器件制造方法，所述方法包括：
向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；
基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。
基于上述方案，所述晶体管类型包括：P型或N型；
所述向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子，包括：
向位于EB区域中的至少一个P型场效应晶体管(P-Field Effect Transistor，PFET)的沟道以及位于所述EB区域外的至少一个N型场效应晶体管(N-Field EffectTransistor，NFET)的沟道注入N型掺杂离子；
向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子。
基于上述方案，所述向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子，包括：
通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域；
通过所述PFET的栅极区域向所述PFET的沟道注入N型掺杂离子，以及通过所述NFET的栅极区域向所述NFET的沟道注入N型掺杂离子。
基于上述方案，所述向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子，包括：
通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域；
通过所述NFET的栅极区域向所述NFET的沟道注入P型掺杂离子，以及通过所述PFET的栅极区域向所述PFET的沟道注入P型掺杂离子。
基于上述方案，所述方法还包括：
去除至少一个PFET以及至少一个NFET的栅极区域覆盖的伪栅结构；
所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成金属栅；
基于形成金属栅的PFET以及NFET形成所述晶体管器件。
基于上述方案，所述方法还包括：
对至少一个PFET以及至少一个NFET进行鳍暴露处理；
对暴露的鳍去除保护层后，在鳍上沉积氧化物层；所述光刻工艺作用于所述氧化物层。
基于上述方案，所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成伪栅；
基于形成伪栅的PFET以及NFET形成所述晶体管器件。
基于上述方案，所述P型掺杂离子包括以下至少之一：
硼离子、二氟化硼离子、铝离子以及镓离子；
所述N型掺杂离子包括以下至少之一：
磷离子、锑离子以及砷离子。
基于上述方案，所述掺杂离子的注入量与晶体管的当前阈值电压和/或目标阈值电压关联。
基于上述方案，所述掺杂离子的浓度为1012-1014/cm2，和/或，所述掺杂离子的能量为1keV-10keV。
本公开实施例第二方面提供一种晶体管器件，所述晶体管器件通过前述一个或多个技术方案所述的晶体管器件制造方法制成。
基于上述方案，所述晶体管器件包括：反相器。
本公开的实施例提供的技术方案可以包括以下有益效果：
本公开实施例中提供的晶体管器件制造方法包括：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。如此，一方面，对于EB区域的晶体管沟道注入与晶体管类型不同的掺杂离子，从而EB区域的晶体管沟道掺杂后导电性降低，阈值电压提高，则EB区域的晶体管之间的隔离性更好，减少电学打断下仍然存在的漏电。另一方面，对于EB区域外的用于进行逻辑运算的晶体管，注入与晶体管类型相同的掺杂离子后，晶体管沟道的导电性提高，晶体管阈值电压降低，从而降低器件与芯片整体的驱动电压。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1是根据一示例性实施例示出的一种晶体管器件制造方法的流程示意图；
图2是根据一示例性实施例示出的一种晶体管器件的结构示意图；
图3是根据一示例性实施例示出的相关技术中包含晶体管器件的电路结构示意图；
图4是根据一示例性实施例示出的一种晶体管器件制造方法的流程示意图；
图5是根据一示例性实施例示出的一种晶体管器件的结构示意图；
图6是根据一示例性实施例示出的一种晶体管器件的结构示意图；
图7是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图8是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图9是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图10是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图11是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图12是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图13是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
图14是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
如图1所示，本公开实施例提供一种晶体管器件制造方法，所述方法包括：
S110：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；
S120：基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。
在本公开实施例中，晶体管器件可以为反相器等，例如D1反相器。电学打断EB可以为向EB区域内的晶体管施加电压，例如向晶体管的栅极施加一定的电压。示例性的，如图2所示，向其中的PFET1和PFET2的栅极施加电压VDD，以及向其中的NFET1和NFET2的栅极施加电压VSS。此时，PFET1、PFET2、NFET1和NFET2为位于EB区域中的第一晶体管。PFET3和NFET3为位于EB区域外的第二晶体管。其中，第一晶体管为晶体管器件中用于基于电学打断实现关断隔离功能的晶体管，第二晶体管可以为晶体管器件中用于逻辑运算等工作的晶体管。
在一个实施例中，位于EB区域中的第一晶体管的类型可以为P型和/或N型，例如为PFET和/或NFET，位于EB区域外的第二晶体管的类型也可以为P型和/或N型，例如为PFET和/或NFET等。
相关技术中，如图3所示，在PFET的沟道上施加电压VDD，在NFET的沟道上施加电压VSS以将对应晶体管关断，从而实现电学隔离。当在输入级D的电位为0，传输门打开的情况下，X节点将被拉低至0电位。在此条件下，从VDD到X节点将存在漏电(即便在PFET栅极为高电位，也存在较大的漏电)，此漏电将影响X节点上的电荷，从而改变X节点所保存的状态，引起误码。类似的，在输入级D为高电平时，将存在从X节点到VSS的漏电，也会造成X节点状态的改变。更进一步，因为该漏电的存在，将导致芯片整体静态功耗的上升，造成不必要的损耗。在超低功耗电路设计中，因VDD较低，该漏电在整体芯片功耗中占比很高。
在一个实施例中，EB区域中的第一晶体管，可以包括成对存在的P型晶体管和N型晶体管，例如，EB区域中可以包含一对PFET和NFET，也可以包含两对或多对PFET和NFET等。
在一个实施例中，向位于EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，可以包括：向位于EB区域中的至少一个PFET的沟道注入N型掺杂离子，以及向位于EB区域中的至少一个NFET的沟道注入P型掺杂离子。其中，N型掺杂离子可包括磷离子、锑离子或砷离子等，P型掺杂离子可包括硼离子、二氟化硼BF2离子、铝离子或镓离子等。
如此，位于EB区域中的晶体管沟道注入不同类型的掺杂离子，则沟道中的导电性降低，晶体管阈值电压(Threshold Voltage，Vt)提高，从而EB产生的隔离效果更好，产生的漏电减少。可以理解的是，注入的掺杂离子量越大，则导电性降低得越多，晶体管阈值电压提高得越多，则产生的漏电越少。
在一个实施例中，EB区域外的第二晶体管，可以为用于逻辑运算等的晶体管，例如可以包括具有极低阈值电压(Extremely Low Threshold Voltage，XLVT)需求的晶体管。
在一个实施例中，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子，可以包括：向位于EB区域外的至少一个PFET的沟道注入P型掺杂离子，以及向位于EB区域外的至少一个NFET的沟道注入N型掺杂离子。
如此，位于EB区域外的晶体管沟道注入相同类型的掺杂离子，则沟道中的导电性提高，晶体管阈值电压(Threshold Voltage，Vt)降低，从而在晶体管器件以及芯片工作时所需的驱动电压降低。可以理解的是，注入的掺杂离子量越大，则导电性提高得越多，晶体管阈值电压降低得越多，则所需的驱动电压越低。
相关技术中在电学打断EB技术方案中需将与EB器件毗邻的输入级S/D区域改变为固定电平的电极，同时传输门输出级和EB器件的源漏极保持隔离，实现传输门存储数据不因连续有源区(Continuous Diffusion，CNOD)漏电而发生变化。但该方法会导致版图面积产生较大提升，无法充分符合当下微型技术的需求。
如此，不仅可以提高EB区域晶体管的阈值电压，提升隔离效果降低漏电，又无需增加芯片版图面积，仅通过注入掺杂离子即可。另外，对XLVT区域的第二晶体管可以更好地降低阈值电压，进一步优化晶体管器件的工作效率。
在一些实施例中，所述晶体管类型包括：P型或N型；
如图4所示，步骤S110可包括：
S111：向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子；
S112：向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子。
在本公开实施例中，向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子，可以包括根据PFET或NFET的当前阈值电压和/或目标阈值电压，确定注入N型掺杂离子的注入量，例如当前阈值电压越高，注入量可以越大，或者，目标阈值电压越低，或者目标阈值电压与当前阈值电压的差值越大，则注入量可以越大，从而对EB区域内PFET的沟道导电性提高的越多，以及对EB区域外NFET的沟道导电性降低的越多。
在一个实施例中，相应地，向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子，可以包括根据NFET或PFET的当前阈值电压和/或目标阈值电压，确定注入P型掺杂离子的注入量，例如当前阈值电压越高，注入量可以越大，或者，目标阈值电压越低，或者目标阈值电压与当前阈值电压的差值越大，则注入量可以越大，从而对EB区域内NFET的沟道导电性提高的越多，以及对EB区域外PFET的沟道导电性降低的越多。
在一个实施例中，向沟道注入N型或P型掺杂离子，可以在掩膜版上通过光刻工艺注入。例如，如图5所示，向位于EB区域中PFET的沟道以及位于EB区域外NFET的沟道注入N型掺杂离子，为向PFET1、PFET2和NFET3注入N型掺杂离子，可以为通过光刻掩膜版遮挡PFET3、NFET1和NFET2，并打开PFET1、PFET2和NFET3的栅极区域向沟道注入N型掺杂离子。其中，图5中阴影区域为遮挡区域，例如通过光刻胶遮挡PFET3、NFET1和NFET2。
在一个实施例中，如图6所示，向位于EB区域中NFET的沟道以及位于EB区域外PFET的沟道注入P型掺杂离子，为向PFET3、NFET1和NFET2注入P型掺杂离子，可以为通过光刻掩膜版遮挡PFET1、PFET2和NFET3，并打开PFET3、NFET1和NFET2的栅极区域向沟道注入P型掺杂离子。其中，图6中阴影区域为遮挡区域，例如通过光刻胶遮挡PFET1、PFET2和NFET3。
如此，在一次注入中可以同时完成一个类型的掺杂离子向多个EB区域内外的多个晶体管沟道的注入，从而节省制造工艺的步骤。
在一些实施例中，步骤S111可包括：
通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域；
通过所述PFET的栅极区域向所述PFET的沟道注入N型掺杂离子，以及通过所述NFET的栅极区域向所述NFET的沟道注入N型掺杂离子。
在本公开实施例中，可以通过光刻胶覆盖位于EB区域外的PFET以及位于EB区域中的NFET的栅极区域，并通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域。
在一些实施例中，步骤S111可包括：
通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域；
通过所述NFET的栅极区域向所述NFET的沟道注入P型掺杂离子，以及通过所述PFET的栅极区域向所述PFET的沟道注入P型掺杂离子。
在本公开实施例中，可以通过光刻胶覆盖位于EB区域外的NFET以及位于EB区域中的PFET的栅极区域，并通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域。
示例性的，如图7所示，通过光刻胶覆盖位于EB区域中的PFET1和PFET2的栅极区域，并通过光刻工艺打开位于EB区域外的PFET3的栅极区域。如图8所示，通过栅极区域向PFET3的沟道注入P型掺杂离子。如图9所示，为注入P型掺杂离子后的图示。
在一些实施例中，所述方法还包括：
去除至少一个PFET以及至少一个NFET的栅极区域覆盖的伪栅结构；
步骤S120可包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成金属栅；
基于形成金属栅的PFET以及NFET形成所述晶体管器件。
在本公开实施例中，在步骤S110包含的注入掺杂离子操作步骤之前，还可以先去除至少一个PFET以及至少一个NFET的栅极区域覆盖的伪栅结构，例如将晶体管器件中的所有PFET以及NFET的伪栅结构去除。如图10所示，将PFET的栅极区域的伪栅结构去除。
在一个实施例中，去除伪栅结构后，可以通过光刻胶遮挡部分PFET以及NFET的栅极区域，并通过未遮挡的PFET和NFET的栅极区域向沟道注入对应的掺杂离子。具体地可参考前述实施例内容，此处不做赘述。
在一个实施例中，如图11所示，在去除伪栅结构之前，还可以对器件进行平坦化处理，例如对掩膜版进行绝缘介质化学机械平坦化。
在一些实施例中，如图12所示，在注入掺杂离子完成后，还可以对栅极区域形成金属栅，其中，金属栅可以为高K金属栅等。
在一些实施例中，所述方法还包括：
对至少一个PFET以及至少一个NFET进行鳍暴露处理；
对暴露的鳍去除保护层后，在鳍上沉积氧化物层；所述光刻工艺作用于所述氧化物层。
在本公开实施例中，鳍暴露处理可以为标准工艺中的鳍暴露工艺，在鳍暴露工艺之后可以对暴露的鳍去除保护层并在鳍上沉积氧化物层。在步骤S110包含的注入掺杂离子操作步骤之前，可以为尚未形成伪栅结构时，还可以进行鳍暴露(Fin Reveal)处理、鳍保护层去除以及鳍氧化物沉积操作。
在一个实施例中，如如图13和14所示，分别为沿两个垂直方向的鳍暴露-鳍保护层去除-鳍氧化物沉积-注入掺杂离子的操作流程示意图。
在一个实施例中，完成鳍暴露-鳍保护层去除-鳍氧化物沉积-注入掺杂离子的处理之后，步骤S120可包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成伪栅；
基于形成伪栅的PFET以及NFET形成所述晶体管器件。
在一些实施例中，所述P型掺杂离子可包括以下至少之一：
硼离子、二氟化硼离子、铝离子以及镓离子；
所述N型掺杂离子可包括以下至少之一：
磷离子、锑离子以及砷离子。
在一些实施例中，所述掺杂离子的注入量可以与晶体管的当前阈值电压和/或目标阈值电压关联。
在一个实施例中，可以根据位于EB区域中的PFET或位于EB区域外的NFET的当前阈值电压和/或目标阈值电压，确定注入N型掺杂离子的注入量，例如当前阈值电压越高，注入量可以越大，或者，目标阈值电压越低，或者目标阈值电压与当前阈值电压的差值越大，则注入量可以越大，从而对EB区域内PFET的沟道导电性提高的越多，以及对EB区域外NFET的沟道导电性降低的越多。
在一个实施例中，可以根据位于EB区域中的NFET或位于EB区域外的PFET的当前阈值电压和/或目标阈值电压，确定注入P型掺杂离子的注入量，例如当前阈值电压越高，注入量可以越大，或者，目标阈值电压越低，或者目标阈值电压与当前阈值电压的差值越大，则注入量可以越大，从而对EB区域内NFET的沟道导电性提高的越多，以及对EB区域外PFET的沟道导电性降低的越多。
在一个实施例中，注入的掺杂离子的浓度和/或能量可以为固定值或固定范围，也可以根据晶体管的当前阈值电压和/或目标阈值电压确定。示例性的，注入的掺杂离子的浓度可以为1012-1014/cm2，和/或，掺杂离子的能量可以为1keV-10keV等，其中，1012-1014/cm2可以指示向每平方厘米的面积注入1012-1014个离子。
本公开实施例提供一种晶体管器件，所述晶体管器件通过前述一个或多个技术方案所述的晶体管器件制造方法制成。
在一些实施例中，所述晶体管器件包括：反相器。
这里，反相器可以为D1反相器等。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (12)

1.一种晶体管器件制造方法，其特征在于，所述方法包括：
向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；
基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。
2.根据权利要求1所述的方法，其特征在于，所述晶体管类型包括：P型或N型；
所述向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子，包括：
向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子；
向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子。
3.根据权利要求2所述的方法，其特征在于，所述向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子，包括：
通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域；
通过所述PFET的栅极区域向所述PFET的沟道注入N型掺杂离子，以及通过所述NFET的栅极区域向所述NFET的沟道注入N型掺杂离子。
4.根据权利要求2所述的方法，其特征在于，所述向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子，包括：
通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域；
通过所述NFET的栅极区域向所述NFET的沟道注入P型掺杂离子，以及通过所述PFET的栅极区域向所述PFET的沟道注入P型掺杂离子。
5.根据权利要求3或4所述的方法，其特征在于，所述方法还包括：
去除至少一个PFET以及至少一个NFET的栅极区域覆盖的伪栅结构；
所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成金属栅；
基于形成金属栅的PFET以及NFET形成所述晶体管器件。
6.根据权利要求3或4所述的方法，其特征在于，所述方法还包括：
对至少一个PFET以及至少一个NFET进行鳍暴露处理；
对暴露的鳍去除保护层后，在鳍上沉积氧化物层；所述光刻工艺作用于所述氧化物层。
7.根据权利要求6所述的方法，其特征在于，所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成伪栅；
基于形成伪栅的PFET以及NFET形成所述晶体管器件。
8.根据权利要求2所述的方法，其特征在于，所述P型掺杂离子包括以下至少之一：
硼离子、二氟化硼离子、铝离子以及镓离子；
所述N型掺杂离子包括以下至少之一：
磷离子、锑离子以及砷离子。
9.根据权利要求1所述的方法，其特征在于，所述掺杂离子的注入量与晶体管的当前阈值电压和/或目标阈值电压关联。
10.根据权利要求1所述的方法，其特征在于，所述掺杂离子的浓度为1012-1014/cm2，和/或，所述掺杂离子的能量为1keV-10keV。
11.一种晶体管器件，其特征在于，所述晶体管器件通过权利要求1至10任一项所述的晶体管器件制造方法制成。
12.根据权利要求11所述的晶体管器件，其特征在于，所述晶体管器件包括：反相器。
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