KR100308653B1 - 반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법 - Google Patents

반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 BILLI 구조의 웰 형성방법에 관한 것으로서, 특히 이 방법은 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰과 제 2도전형 웰을 형성되어 있으며 제 1도전형 웰 하부에 제 2도전형의 불순물이 주입된 매몰층을 갖는 BILLI 구조의 반도체소자의 제조 방법에 있어서, 상기 웰들과 매몰층을 위한 이온 주입을 실시한 후에 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시함으로써 고에너지 이온 주입(동일한 불순물에 의해 형성되는 매몰층과 웰)에 의해 기판 결함이 발생하더라도 불순물 확산 시간을 줄여서 결함 경로를 억제한다. 또한, 본 발명은 상기 이온 주입 공정시 요구되는 포토레지스트의 프로파일을 웨이퍼 기판 표면에 대해 수직 또는 수직 각도에서 30°이내의 경사 각도로 형성함으로써 반도체소자의 웰 사이의 오버랩 간격을 조정할 수 있어 웰 사이의 저항 크기를 줄이고 래치-업 특성을 방지할 수 있다.

Description

반도체소자의 ＢＩＬＬＩ 구조의 웰 형성방법{Method of forming BILLI well of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고집적 반도체장치에서 CMOS 트랜지스터의 래치-업(latch-up) 현상을 최소화할 수 있는 반도체소자의 BILLI 구조의 웰 형성방법에 관한 것이다.
현재, 높은 노이즈 마진과 낮은 전력 소모를 위한 필요성의 결과로 인해 고집적 반도체장치에서 CMOS 기술의 중요성이 커지고 있다. 그러나, 반도체장치의 축소화에 따라 p채널 MOS 및 n채널 MOS 트랜지스터사이의 인접 부분(n-웰 과 p-웰 사이)에서 발생하는 CMOS 래치-업 현상이 발생하는 문제점이 있었다. 여기서, 래치-업은 대개 벌크 CMOS 구조가 고유하게 갖는 기생 SCR(Silicon Controlled Rectifier)에 의해 외부의 전압 변동이나 전기적 잡음 또는 이오나이징 레디에이션(ionizing radiation)이 가해짐으로써 기생 SCR이 턴온되어 CMOS 소자의 동작을 방해하거나 소자를 완전히 파괴시키는 현상을 일컫는 것이다.
또한, 상기 래치-업 문제는 웰(well) 디자인 룰의 감소에 따라 많은 영향을 받게 된다. 즉, n-웰과 p-웰 사이의 간격이 줄어들게 되면, CMOS 트랜지스터의 경우 p-웰 형성을 위한 보론(boron) 등의 3가 원소와, n-웰의 형성을 위한 인(phosphorus) 등의 5가 원소가 이후 실시되는 퍼니스 열처리 공정에서 측면 확산(lateral diffusion)을 하여 서로 오버랩되는 영역이 발생하게 된다. 이 오버랩되는 영역에서는 저항이 크게 증가되고, 이렇게 높은 저항은 래치-업 발생의 주요 원인이 된다.
이와 같이, n-웰과 p-웰의 오버랩 영역으로 인한 저항 증가를 줄이기 위하여 종래 기술로 미국 특허 제 5,501,993호의 BILLI(Buried Implanted Layer for Lateral Isolation) 구조의 웰 형성 방법이 제안되었다.
이 BILLI 구조의 웰 형성방법은 CMOS 트랜지스터등의 반도체 소자가 서로 다른 전기 특성의 2개 이상의 웰을 갖는다면, 마스크 감소와 함께 n-웰(또는 p-웰)을 p-웰(또는 n-웰) 형성을 위한 불순물로 감싸주는 매몰층을 형성함으로써 측면 확산에 의한 웰 경계면에서의 저항 증가를 억제하였다.
그러나, 이러한 종래 기술은 웰 하부에 위치한 매몰층 형성시 상대적으로 높은 에너지로 불순물을 웨이퍼에 이온 주입함으로써 웨이퍼인 실리콘 기판 내부에 많은 결정 결함을 만들게 된다. 이러한 결함은 주입된 불순물을 활성화하기 위해 실시하는 퍼니스 열처리 공정(일반적으로 950℃∼1200℃의 챔버 온도에서 30분∼1시간 동안 진행)에서, 고온 및 장시간의 공정에 의해 실리콘 격자가 불안정해진다. 이후 반도체소자의 제조 공정 중에 실시되는 열 공정에 의해 상기 결정 결함을 갖는 기판의 실리콘 사이에 불순물 확산 경로가 형성되어 이로 인해 디바이스의 누설 전류가 증가하게 되는 단점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 BILLI 웰 형성을 위한 이온 주입을 실시한 후에 열처리 공정을 실시할 때 급속열처리(rapid thermal anneal)를 이용함으로써 단시간의 열처리 공정에 의해 높은 에너지의 불순물 이온 주입(매몰층 형성을 위한)으로 인한 결정 결함이 있는 실리콘기판 내의 불순물 활성화 시간을 줄여서 결함 경로를 억제하는 반도체소자의 BILLI 구조의 웰 형성방법을 제공하는데 있다.
본 발명의 다른 목적은 BILL 이온 주입을 위한 포토레지스트 패턴을 형성할 때 프로파일의 각도를 수직 또는 수직에서부터 30°로 제작함으로써 상기 포토레지스트 패턴을 관통하여 기판 내에 주입된 불순물에 의해 형성되는 도전형 웰과 포토레지스트 패턴의 창(window)을 통해 기판 내에 주입된 매몰층과 이 매몰층의 상부에 형성되는 다른 웰 사이의 오버랩 간격을 조절하여 상기 웰 사이의 저항을 최소화하는 반도체소자의 BILLI 구조의 웰 형성방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명의 일실시에 따른 반도체소자의 BILLI 구조의 웰 형성방법을 설명하기 위한 제조 공정도,
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체소자의 BILLI 구조의 웰 형성방법을 설명하기 위한 제조 공정도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체기판 12: 소자 분리막
14: 포토레지스트 패턴 16: p- 웰
18: 매몰층 20: n- 웰
22a,22b: 게이트전극
24a: p채널 MOS 트랜지스터의 소스/드레인 영역
24b: n채널 MOS 트랜지스터의 소스/드레인 영역
100: p채널 MOS 트랜지스터 영역
200: n채널 MOS 트랜지스터 영역
상기 목적을 달성하기 위하여 본 발명은 반도체기판 내에 서로 다른 도전형 웰이 인접하며 측면 분리를 위한 매몰 이온 주입층을 갖는 반도체소자 제조 방법에 있어서, 기판내에 소자의 활성 영역과 비활성 영역을 정의하는 소자분리막을 형성하는 단계와, 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰과 제 2도전형 웰을 형성하며 제 1도전형 웰 하부에 제 2도전형의 불순물이 주입된 매몰층을 형성하는 단계와, 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명의 제조 방법은, 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰 및 제 2도전형 웰과, 상기 제 1도전형 웰 하부에 제 2도전형 불순물이 주입된 매몰층을 갖는 반도체소자의 제조 방법에 있어서, 제 1 및 제 2 도전형 웰과 매몰층을 형성하기 위한 이온 주입 공정을 실시하기 전에 기판을 부분적으로 마스킹하는 포토레지스트 패턴 형성시 포토레지스트의 프로파일을 웨이퍼 기판 표면에 대해 수직 또는 수직 각도에서 30°이내의 경사 각도로 형성하는 단계와, 포토레지스트 패턴을 이용하여 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰과 제 2도전형 웰을 형성하며 제 1도전형 웰 하부에 제 2도전형의 불순물이 주입된 매몰층을 형성하는 단계와, 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 일실시에 따른 반도체소자의 BILLI 구조의 웰 형성방법을 설명하기 위한 제조 공정도이다.
이를 참조하면, 본 발명의 BILLI 구조의 2개 이상의 웰을 갖는 반도체 소자의 제조 방법은 다음과 같다. 여기서, 반도체 소자는 n-웰과 p-웰을 갖는 CMOS 트랜지스터를 일 예로 한다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 소자의 활성 영역과 비활성 영역을 정의하는 소자분리막(12)을 형성한다. 여기서, 도면 부호 100은 p채널 MOS트랜지스터가 형성될 예정 영역이며 200은 n채널 MOS 트랜지스터가 형성될 예정 영역이다.
이어서, 도 1b에 도시된 바와 같이, 소자 분리막(12)이 형성된 기판내에 BILLI 구조를 가지고 있으며 서로 인접하고 있는 n-웰 및 p-웰을 형성하기 위하여 제 1도전형으로서 n형 웰을 형성하기 위한 마스크를 이용한 사진 공정을 진행하여 상기 n형 웰에 해당하는 기판 부위를 개방하는 포토레지스트 패턴(14)을 형성한다. 여기서, 상기 포토레지스트 패턴(14)의 두께는 1.5㎛∼3.0㎛로 하는 것이 바람직하다.
그리고, 본 발명에서 n-웰 또는 p-웰 형성의 우선 순위는 각 디바이스 특성에 맞추어 결정되어질 수 있으나, 본 실시예에서는 n-웰 마스크를 사용해서 p-웰과 매몰층을 동시에 형성한 후에 p-웰을 형성한다. 또한, 본 발명은 n-웰 마스크를 사용해서 p-웰을 형성한 후에 p-웰과 매몰층을 동시에 형성할 수 있다.
그러면, 본 발명의 웰 제조 공정은 제 2도전형 불순물로서 p형인 보론(B)을 이온 주입하여 포토레지스트 패턴(14)이 마스킹된 200 영역의 기판 내에 포토레지스트 패턴(14)을 관통하여 보론이 이온 주입된 p- 웰(16)을 형성하면서, 포토레지스트 패턴(14)의 창에 의해 개방된 영역(100)의 기판내 소정 깊이에 매몰층(18)을 형성한다. 이때, 매몰층(18)과 p- 웰 형성을 위한 이온 주입 공정은 이온 주입 에너지세기를 1MeV∼3MeV로 하며 그 이온 주입량을 3E13ions/㎠이상으로 한다.
그 다음, 도 1c에 도시된 바와 같이, 동일한 포토레지스트 패턴(14)을 이용하며 제 1도전형 불순물로서 n형 불순물인 인(P)을 이온 주입하여 100영역의 기판내에서 매몰층(18) 상부와 p-웰(16)에 인접한 부위에 n- 웰(20)을 형성한다. 이때, n- 웰(20)형성을 위한 이온 주입 공정은 그 이온 주입 에너지세기를 500keV∼2MeV로 하며 그 이온 주입량을 5E12ions/㎠∼1E14ions/㎠로 한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 포토레지스트 패턴(14)을 제거한 후에, 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시한다. 이때, 급속 열처리 공정은 900℃∼1200℃에서 10초∼ 3분동안 실시한다. 그리고, 급속 열처리 공정 다음에 퍼니스 열처리 공정을 진행할 경우 800℃∼1100℃에서 10분∼1시간동안 실시하는 것이 바람직하다. 이에 따라, 본 발명은 종래 기술에 비해 웰을 형성한 후에 바로 퍼니스 열처리 공정을 실시하지 않고 단시간의 급속 열처리공정을 실시함으로써 높은 에너지의 불순물 이온 주입(매몰층 형성을 위한)으로 인한 결정 결함이 있는 실리콘기판 내의 불순물 활성화 시간을 줄여서 결함 경로를 억제하여 이후 반도체소자의 열공정시 웰 내의 불순물 확산을 방지한다.
한편, 본 발명의 제조 방법에 있어서, p-웰(16)과 매몰층(18)을 위한 이온 주입을 실시한 후에 급속 열처리 공정/급속 열처리+퍼니스 열처리 공정을 실시하고, 이어서 n-웰을 형성하기 위한 이온 주입 공정을 실시할 수도 있다.
계속해서, 열처리 공정이 완료된 기판(10)에 통상의 게이트 산화막 및 게이트전극(22a,22b)을 형성하고, 100 영역의 기판에 p+ 불순물을 이온 주입하여n-웰(20)내에 소스 및 드레인 영역(24a)을 형성함으로써 p채널 MOS 트랜지스터를 완성한다. 그리고, 200 영역의 기판에 n+ 불순물을 이온 주입하여 p-웰(16)내에 소스 및 드레인 영역(24b)을 형성함으로써 n채널 MOS 트랜지스터를 완성한다.
한편, 본 발명은 p-웰 마스크를 이용하여 BILLI 구조의 상기 웰들을 형성할 수도 있다. 즉, p형 웰을 형성하기 위한 마스크를 이용한 사진 공정을 진행하여 p형 웰에 해당하는 기판 부위를 개방하는 포토레지스트 패턴을 형성하고, p형 불순물을 이온 주입하여 기판내에 p- 웰을 형성하고, n형 불순물을 이온 주입하여 p- 웰 하부에 매몰층을 형성하면서 포토레지스트 패턴이 마스킹된 기판 내에 상기 p-웰과 인접한 n-웰을 형성한 후에 포토레지스트 패턴을 제거한다.
이때, p-웰 형성을 위한 이온 주입 공정은 그 이온주입 에너지세기를 500keV∼2MeV로 하며 그 이온 주입량을 5E12ions/㎠∼1E14ions/㎠로 하는 반면에, 매몰층과 n-웰 형성을 위한 이온 주입공정은 그 이온주입 에너지세기를 1MeV∼3MeV로 하며 그 이온 주입량을 3E13ions/㎠이상으로 한다.
또한, 본 발명의 제조 방법에 있어서, 급속 열처리 공정을 실시하기 이전/이후에 상기 p-웰과 n-웰 및 매몰층 형성 공정에서 문턱 전압을 조정하기 위한 이온 주입 공정을 추가 실시할 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체소자의 BILLI 구조의 웰 형성방법을 설명하기 위한 제조 공정도이다.
본 발명의 다른 BILLI 구조의 웰 형성방법은 서로 인접한 웰과 매몰층을 형성하기 위한 이온 주입 공정을 실시하기 전에 기판을 부분적으로 마스킹하는 포토레지스트 패턴 형성시 포토레지스트의 프로파일을 웨이퍼 기판 표면에 대해 수직 또는 수직 각도에서 30°이내의 경사 각도로 형성하고, 이를 이용하여 웰 형성을 위한 이온 주입 공정을 진행한다.
즉, 도 2a에 도시된 바와 같이, 웨이퍼 기판(10) 표면에 대해 수직 또는 수직 각도에서 30°이내의 경사 각도(α)를 갖는 포토레지스트 패턴(14')을 이용하여 소자 분리막(12)이 형성된 기판내에 보론(B)을 1MeV∼3MeV의 이온 주입 세기와 3E13ions/㎠이상의 이온주입량으로 주입한다. 그러면, n채널 MOS 트랜지스터가 형성될 예정의 기판내에 p-웰(16)이 형성되면서 p채널 MOS 트랜지스터가 형성될 예정의 기판내에 매몰층(18)이 형성된다.
그 다음, 도 2b에 도시된 바와 같이, 동일한 포토레지스트 패턴(14)으로 p-웰(16) 부위의 기판을 마스킹하고 인(P)을 500keV∼2MeV의 이온 주입 세기와 5E12ions/㎠∼1E14ions/㎠의 이온 주입량으로 주입하여 p채널 MOS 트랜지스터가 형성될 예정의 기판내의 매몰층(18) 상부에 n-웰(20)이 형성된다.
그 다음, 도 2c에 도시된 바와 같이, 본 발명에서 제안된 급속 열처리 공정 또는 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시하여 웰의 불순물을 확산시킨다. 그러면, 포토레지스트 패턴(14)의 측면 각도(α)에 따라 웰 사이의 공간을 조절하여 p- 웰(16)과 매몰층(18)의 불순물이 측면으로 확산되어 서로 연결(19)될 수도 있다.
이와 같이, BILL 이온 주입을 위한 포토레지스트 패턴을 형성할 때 프로파일의 각도를 수직 또는 수직에서부터 30°이내로 조정해서 상기 포토레지스트 패턴을 관통하여 기판 내에 주입된 불순물에 의해 형성되는 도전형 웰과 포토레지스트 패턴의 창(window)을 통해 기판 내에 주입된 매몰층과 이 매몰층의 상부에 형성되는 다른 웰 사이의 오버랩 간격을 조절하여 웰 사이의 저항을 최소화하여 래치-업을 줄인다.
상기한 바와 같이 본 발명은, BILL구조의 웰 형성시 반도체소자의 웰 사이의 오버랩 간격을 조정할 수 있어 웰 사이의 저항 크기를 줄이고 래치-업 특성을 방지할 수 있다.
또한, 본 발명은 BILLI 이온 주입 후에 단시간의 급속 열처리 공정을 실시함으로써 고에너지 이온 주입(동일한 불순물에 의해 형성되는 매몰층과 웰)에 의해 기판 결함이 발생하더라도 불순물 확산 시간을 줄여서 결함 경로를 억제한다. 이로 인해 누설 전류의 크기가 줄어들어 트랜지스터의 동작 특성을 향상시킨다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (13)

  1. 반도체기판 내에 서로 다른 도전형 웰이 인접하며 측면 분리를 위한 매몰 이온 주입층을 갖는 반도체소자 제조 방법에 있어서,
    상기 기판내에 소자의 활성 영역과 비활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰과 제 2도전형 웰을 형성하며 상기 제 1도전형 웰 하부에 제 2도전형의 불순물이 주입된 매몰층을 형성하는 단계; 및
    상기 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  2. 제 1항에 있어서, 상기 급속 열처리 공정은 900℃∼1200℃에서 10초∼ 3분동안 실시하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  3. 제 1항에 있어서, 상기 퍼니스 열처리 공정은 800℃∼1100℃에서 10분∼ 1시간동안 실시하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  4. 제 1항에 있어서, 상기 매몰층과 제 2도전형 웰을 형성한 후에
    상기 급속 열처리 공정을 실시하고, 이어 제 1도전형 웰을 형성하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  5. 제 1항에 있어서, 상기 제 1도전형 웰과 제 2도전형 웰 및 매몰층을 형성하는 공정은,
    제 1도전형 웰을 형성하기 위한 마스크를 이용한 사진 공정을 진행하여 제 1도전형 웰에 해당하는 기판 부위를 개방하는 포토레지스트 패턴을 형성하는 단계;
    제 2도전형 불순물을 이온 주입하여 상기 제 1도전형 웰이 형성될 예정 영역의 하부에 매몰층을 형성하면서 포토레지스트 패턴이 마스킹된 기판 내에 제 2도전형 웰을 형성하는 단계;
    제 1도전형 불순물을 이온 주입하여 상기 기판내에서 매몰층 상부와 제 2도전형 웰에 인접한 부위에 제 1도전형 웰을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  6. 제 5항에 있어서, 상기 매몰층과 제 2도전형 웰 형성을 위한 이온 주입시 p형 불순물을 이용할 경우 그 이온주입 에너지세기를 1MeV∼3MeV로 하며 그 이온 주입량을 3E13ions/㎠이상으로 하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  7. 제 5항에 있어서, 상기 제 1도전형 웰 형성을 위한 이온 주입시 n형 불순물을 이용할 경우 그 이온주입 에너지세기를 500keV∼2MeV로 하며 그 이온 주입량을 5E12ions/㎠∼1E14ions/㎠로 하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  8. 제 1항에 있어서, 상기 제 1도전형 웰과 제 2도전형 웰 및 매몰층을 형성하는 공정은,
    제 1도전형 웰을 형성하기 위한 마스크를 이용한 사진 공정을 진행하여 제 1도전형 웰에 해당하는 기판 부위를 개방하는 포토레지스트 패턴을 형성하는 단계;
    제 1도전형 불순물을 이온 주입하여 상기 기판내에 제 1도전형 웰을 형성하는 단계;
    제 2도전형 불순물을 이온 주입하여 상기 제 1도전형 웰 하부에 매몰층을 형성하면서 포토레지스트 패턴이 마스킹된 기판 내에 상기 제 1도전형 웰에 인접한부위에 제 2도전형 웰을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  9. 제 8항에 있어서, 상기 제 1도전형 웰 형성을 위한 이온 주입시 p형 불순물을 이용할 경우 그 이온주입 에너지세기를 500keV∼2MeV로 하며 그 이온 주입량을 5E12ions/㎠∼1E14ions/㎠로 하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  10. 제 8항에 있어서, 상기 매몰층과 제 2도전형 웰 형성을 위한 이온 주입시 n형 불순물을 이용할 경우 그 이온주입 에너지세기를 1MeV∼3MeV로 하며 그 이온 주입량을 3E13ions/㎠이상으로 하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  11. 제 5항 및 제 8항에 있어서, 상기 포토레지스트 패턴의 두께는 1.5㎛∼3.0㎛로 하는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  12. 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰 및 제 2도전형 웰과, 상기 제 1도전형 웰 하부에 제 2도전형 불순물이 주입된 매몰층을 갖는 반도체소자의 제조 방법에 있어서,
    상기 제 1 및 제 2 도전형 웰과 매몰층을 형성하기 위한 이온 주입 공정을 실시하기 전에 기판을 부분적으로 마스킹하는 포토레지스트 패턴 형성시 포토레지스트의 프로파일을 웨이퍼 기판 표면에 대해 수직 또는 수직 각도에서 30°이내의 경사 각도로 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 소자 분리막이 형성된 기판내에 서로 인접하고 서로 다른 도전형 불순물이 주입된 제 1도전형 웰과 제 2도전형 웰을 형성하며 상기 제 1도전형 웰 하부에 제 2도전형의 불순물이 주입된 매몰층을 형성하는 단계; 및
    상기 기판에 열처리 공정을 실시하되, 급속 열처리 공정을 단독으로 실시하거나 급속 열처리 공정과 퍼니스 열처리 공정을 순차 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
  13. 제 12항에 있어서, 상기 포토레지스트 패턴의 측면 각도에 따라 상기 제 2도전형 웰과 매몰층이 측면으로 서로 연결되는 것을 특징으로 하는 반도체소자의 BILLI 구조의 웰 형성방법.
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