KR20070001732A - 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 - Google Patents

게이트-관통 이온주입을 이용한 반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 게이트-관통(gate-through) 이온주입을 이용한 반도체소자의 제조방법은, 반도체기판 위에 게이트스택을 형성하는 단계와, 게이트스택이 형성된 반도체기판 전면에 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 열공정이 수반되는 게이트스택을 형성한 후에 이온주입을 수행하므로, 게이트스택 형성시의 열처리에 의해 이온주입된 도펀트들의 농도가 변화되는 문제가 발생하지 않는다.
숏채널효과, 할로 이온주입, 게이트-관통(gate-through) 이온주입

Description

게이트-관통 이온주입을 이용한 반도체소자의 제조방법{Method of manufacturing a semiconductor device using gate-through ion implantation}
도 1은 종래의 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 2 및 도 3은 도 1의 반도체소자의 제조방법의 일부 단계를 설명하기 위하여 나타내 보인 단면도들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트 및 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 7 및 도 8은 도 6의 반도체소자의 제조방법의 일부 단계를 설명하기 위하여 나타내 보인 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트-관통 이온주입을 이용한 반도체소자의 제조방법에 관한 것이다.
도 1은 종래의 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다. 그리고 도 2 및 도 3은 도 1의 반도체소자의 제조방법의 일부 단계를 설명하기 위하여 나타내 보인 단면도들이다.
도 2 및 도 3과 함께 도 1을 참조하면, 먼저 반도체기판(200)의 활성영역(220)을 한정하는 소자분리막(210)을 형성한다(단계 110). 다음에, 도 2에서 화살표로 나타낸 바와 같이, 셀개방마스크를 이용하여 웰영역 및 채널영역에 대한 이온주입을 수행한다(단계 120). 다음에 N모스개방마스크를 이용하여 웰영역 및 채널영역에 대한 이온주입을 수행한다(단계 130). 다음에 P모스개방마스크를 이용하여 웰영역 및 채널영역에 대한 이온주입을 수행한다(단계 140).
다음에, 채널영역(230) 위에 게이트절연막패턴(241) 및 게이트도전막패턴(242)이 순차적으로 적층되는 게이트스택(240)을 형성한다. 이어서 게이트스택(240)의 측면에 게이트스페이서(250)를 형성한다(단계 150). 다음에, 도 3에서 화살표로 나타낸 바와 같이, 셀개방마스크를 이용한 정션이온주입을 수행한다(단계 160). 그러면 셀영역 내에는 소스/드레인영역(260)이 만들어진다. 다음에는 N모스개방마스크를 이용하여 주변회로영역의 N모스영역에 대한 정션이온주입을 수행한다(단계 170). 이어서 P모스개방마스크를 이용하여 주변회로영역의 P모스영역에 대한 정션이온주입을 수행한다(단계 180).
그런데 최근 반도체소자의 집적도가 증가함에 따라, 반도체소자를 구성하는 모스트랜지스터의 채널길이도 급격하게 짧아지고 있다. 이와 같이 모스트랜지스터의 채널길이 짧아짐에 따라 숏채널효과(short channel effect)가 소자의 특성을 저하시키는 주요 원인으로 작용하고 있다. 특히 숏채널효과에 의해 오프상태에서의 누설전류특성이 열악해지는 문제가 발생하며, 이를 해결하기 위하여 채널의 도펀트(dopant) 농도를 증가시키는 방법을 사용하는 경우도 있다. 그러나 채널의 도펀트 농도를 증가시키면 핫캐리어효과(hot carrier effect)를 증대시켜 소자의 신뢰성이 떨어진다. 따라서 적절한 농도로 이온주입 하여야 하는데, 문제는 주입된 도펀트 농도가 후속의 열공정에 의해 크게 영향을 받는다는 점이다. 특히 게이트스택(240)을 형성한 후 소스/드레인영역(260)을 형성하기까지의 열공정에 의해, 주입된 도펀트가 확산하여 농도가 감소되고, 이에 따라 숏채널효과가 더욱 심하게 나타난다. 이를 보완하기 위하여, 통상적으로 정션 형성시 할로(halo) 이온주입을 수행하는 방법을 사용하고 있지만, 이 경우 마스크수의 증가 및 공정단계의 증가로 반도체소자의 제조과정을 더 복잡하게 한다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체기판에 주입되는 도펀트가 후속의 열공정에 의해 영향을 받음으로써 야기되는 문제들의 발생을 방지할 수 있도록 하는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트-관통(gate-through) 이온주입을 이용한 반도체소자의 제조방법은, 반도체기판 위에 게이트스택을 형성하는 단계; 및 상기 게이트스택이 형성된 반도체기판 전면에 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트스택을 형성한 후에 상기 게이트스택 측벽에 게이트스페이서를 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 소스/드레인영역 형성을 위한 이온주입은 상기 게이트스페이서를 형성한 후에 수행할 수 있다.
상기 문턱전압용 이온주입 및 정션 이온주입은 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법은, 반도체기판 위에 게이트스택을 형성하는 단계; 상기 게이트스택이 형성된 반도체기판 전면에 셀개방마스크를 이용하여 셀영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계; 상기 게이트스택이 형성된 반도체기판 전면에 N모스개방마스크를 이용하여 주변회로영역의 N모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계; 및 상기 게이트스택이 형성된 반도체기판 전면에 P모스개방마스크를 이용하여 상기 주변회로영역의 P모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영 역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트스택을 형성한 후에 상기 게이트스택 측벽에 게이트스페이서를 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 셀영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입과, N모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입과, 그리고 P모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입은 상기 게이트스페이서를 형성한 후에 수행할 수 있다.
상기 셀영역, N모스영역 및 P모스영역에서의 웰형성용 이온주입, 문턱전압용 이온주입 및 정션 이온주입은, 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법은, 반도체기판 위에 게이트절연막 및 게이트도전막을 순차적으로 형성하는 단계; 상기 게이트절연막 및 게이트도전막이 형성된 반도체기판 전면에 웰형성용 이온주입 및 문턱전압조절용 이온주입을 수행하는 단계; 상기 게이트절연막 및 게이트도전막을 패터닝하여 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되는 게이트스택을 형성하는 단계; 및 상기 게이트스택이 형성된 반도체기판 전면에 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트 및 단면도이다.
도 4 및 도 5를 참조하면, 먼저 반도체기판(500)에 활성영역을 한정하는 소자분리막(510)을 형성한다(단계 410). 상기 소자분리막(510)은 트랜치 소자분리막을 예로 들었지만, 경우에 따라서 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리막 또는 다른 어떤 형태의 소자분리막일 수도 있다. 다음에 반도체기판(500)의 채널영역(530) 위에 게이트스택(540)을 형성하고, 게이트스택(540)의 측면에 게이트스페이서(550)를 형성한다(단계 420). 상기 게이트스택(540)은 게이트절연막패턴(541) 및 게이트도전막패턴(542)이 순차적으로 적층되는 구조로 형성된다. 이를 위하여 먼저 게이트절연막 및 게이트도전막을 순차적으로 적층한다. 다음에 소정의 마스크막패턴, 예컨대 포토레지스트막패턴을 식각마스크로 한 식각으로 게이트도전막 및 게이트절연막의 노출부분을 순차적으로 제거한 후에 마스크막패턴을 제거한다.
다음에, 도면에서 화살표로 나타낸 바와 같이, 게이트스택(550) 및 게이트스페이서(560)가 형성된 반도체기판(500) 전면에 셀개방마스크를 이용한 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역(560) 형성을 위한 정션 이온 주입을 연속적으로 수행한다(단계 430). 상기 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역(560) 형성을 위한 정션 이온주입은 게이트스택(550)을 관통하여 이온주입이 이루어지는 게이트-관통(gate-through) 이온주입이다. 셀개방마스크는 포토레지스트막을 사용하여 형성한다. 경우에 따라서 상기 웰형성용 이온주입 및 문턱전압조절용 이온주입은 상기 게이트스택(540)을 형성한 후에 수행하고, 상기 정션 이온주입은 게이트스페이서(550)를 형성한 후에 수행할 수도 있다. 어느 경우이던지, 웰형성용 이온주입, 문턱전압용 이온주입 및 정션 이온주입은 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행한다.
다음에 P모스개방마스크를 이용하여 주변회로영역의 P모스영역에 대해 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 연속적으로 수행한다(단계 440). P모스개방마스크는 포토레지스트막을 사용하여 형성한다. 경우에 따라서 상기 웰형성용 이온주입 및 문턱전압조절용 이온주입은 상기 게이트스택(540)을 형성한 후에 수행하고, 상기 정션 이온주입은 게이트스페이서(550)를 형성한 후에 수행할 수도 있다. 이 경우에도 상기 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입은 게이트스택(550)을 관통하여 이온주입이 이루어지는 게이트-관통(gate-through) 이온주입이다. 상기 웰형성용 이온주입, 문턱전압용 이온주입 및 정션 이온주입은 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1 ×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행한다.
다음에 N모스개방마스크를 이용하여 주변회로영역의 N모스영역에 대해 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 연속적으로 수행한다(단계 450). N모스개방마스크는 포토레지스트막을 사용하여 형성한다. 경우에 따라서 상기 웰형성용 이온주입 및 문턱전압조절용 이온주입은 상기 게이트스택(540)을 형성한 후에 수행하고, 상기 정션 이온주입은 게이트스페이서(550)를 형성한 후에 수행할 수도 있다. 이 경우에도 상기 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입은 게이트스택(550)을 관통하여 이온주입이 이루어지는 게이트-관통(gate-through) 이온주입이다. 상기 웰형성용 이온주입, 문턱전압용 이온주입 및 정션 이온주입은 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행한다.
도 6은 본 발명의 다른 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다. 그리고 도 7 및 도 8은 도 6의 반도체소자의 제조방법의 일부 단계를 설명하기 위하여 나타내 보인 단면도들이다.
도 7 및 도 8과 함께 도 6을 참조하면, 먼저 소자분리막(710)을 형성하여 반도체기판(700)의 활성영역(720)을 한정한다(단계 610). 다음에 반도체기판(700) 위에 게이트절연막(741') 및 게이트도전막(742')을 순차적으로 적층한다(단계 620). 다음에, 도 7에서 화살표로 나타낸 바와 같이, 게이트절연막(741') 및 게이트도전막(742')이 순차적으로 적층된 반도체기판(700) 전면에 게이트-관통 이온주입으로서 웰형성용 이온주입 및 문턱전압조절용 이온주입을 수행한다(단계 630). 다음에 게이트도전막(742') 및 게이트절연막(741')을 순차적으로 패터닝하여 게이트절연막패턴(741) 및 게이트도전막패턴(742)이 순차적으로 적층되는 게이트스택(740)을 형성한다(단계 640). 다음에, 도 8에서 화살표로 나타낸 바와 같이, 게이트-관통 이온주입으로서 소스/드레인영역 형성을 위한 정션 이온주입을 수행한다(단계 650).
도 9는 본 발명의 또 다른 실시예에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 9를 참조하면, 소자분리막을 형성하여 반도체기판의 활성영역을 한정한다(단계 910). 다음에 통상의 웰형성용 이온주입 및 문턱전압조절용 이온주입을 수행한다(단계 920). 다음에 반도체기판 위에 게이트스택을 형성한다(단계 930). 그리고 게이트-관통 이온주입으로서 소스/드레인영역 형성을 위한 정션 이온주입을 수행한다(단계 940). 이때 게이트-관통 이온주입으로서의 정션 이온주입은, 0°의 틸트각도와, 50 내지 500keV 범위의 주입에너지와, 그리고 1.0×1011 내지 1.0×1015 범위의 도우즈 조건하에서 수행하여 통상의 할로 이온주입을 대체할 수 있도록 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 게이트-관통 이온주입을 이용한 반도체소자의 제조방법에 의하면, 게이트스택을 먼저 형성한 후에 게이트스택이 형성된 반도체기판 전면에 웰영역 형성, 채널영역의 문턱전압조절 및 소스/드레인영역 형성을 위한 이온주입을 수행하므로, 게이트스택 형성시의 열처리에 의해 이온주입된 도펀트들의 농도가 변화되는 문제가 발생하지 않으며, 또한 개방마스크의 개수와 제조단계가 줄어들어 전체 공정효율을 증대시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (9)

  1. 반도체기판 위에 게이트스택을 형성하는 단계; 및
    상기 게이트스택이 형성된 반도체기판 전면에 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 게이트스택을 형성한 후에 상기 게이트스택 측벽에 게이트스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제2항에 있어서,
    상기 소스/드레인영역 형성을 위한 이온주입은 상기 게이트스페이서를 형성한 후에 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 문턱전압용 이온주입 및 정션 이온주입은 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 반도체기판 위에 게이트스택을 형성하는 단계;
    상기 게이트스택이 형성된 반도체기판 전면에 셀개방마스크를 이용하여 셀영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계;
    상기 게이트스택이 형성된 반도체기판 전면에 N모스개방마스크를 이용하여 주변회로영역의 N모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계; 및
    상기 게이트스택이 형성된 반도체기판 전면에 P모스개방마스크를 이용하여 상기 주변회로영역의 P모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제5항에 있어서,
    상기 게이트스택을 형성한 후에 상기 게이트스택 측벽에 게이트스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6항에 있어서,
    상기 셀영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입과, N모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입 과, 그리고 P모스영역의 웰형성용 이온주입, 문턱전압조절용 이온주입 및 정션 이온주입은 상기 게이트스페이서를 형성한 후에 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제5항에 있어서,
    상기 셀영역, N모스영역 및 P모스영역에서의 웰형성용 이온주입, 문턱전압용 이온주입 및 정션 이온주입은, 0°내지 20°범위의 틸트각도와, 5 내지 2000keV 범위의 주입에너지와, 그리고 1.1×1011 내지 1.0×1016 범위의 도우즈 조건하에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 반도체기판 위에 게이트절연막 및 게이트도전막을 순차적으로 형성하는 단계;
    상기 게이트절연막 및 게이트도전막이 형성된 반도체기판 전면에 웰형성용 이온주입 및 문턱전압조절용 이온주입을 수행하는 단계;
    상기 게이트절연막 및 게이트도전막을 패터닝하여 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되는 게이트스택을 형성하는 단계; 및
    상기 게이트스택이 형성된 반도체기판 전면에 소스/드레인영역 형성을 위한 정션 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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