KR20040062276A

KR20040062276A - 플래시 메모리 소자의 주변 트랜지스터 형성방법

Info

Publication number: KR20040062276A
Application number: KR1020030000073A
Authority: KR
Inventors: 송윤흡; 최준혁
Original assignee: 삼성전자주식회사
Priority date: 2003-01-02
Filing date: 2003-01-02
Publication date: 2004-07-07

Abstract

본 발명은 공정 단계수가 감축된 플래시 메모리 소자의 주변 트랜지스터 형성방법을 개시한다. 개시된 본 발명은, 저전압 주변영역과 고전압 주변영역을 포함하는 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 저전압 주변영역과 고전압 주변영역상에 게이트 전극을 각각 형성하는 단계; 상기 저전압 주변영역에 제1 저농도 도핑 드레인 영역을 형성하는 단계; 상기 게이트 전극 양측면에 게이트 스페이서를 형성하는 단계; 상기 저전압 주변영역과 고전압 주변영역에 소오스/드레인 영역을 각각 형성하는 단계; 상기 고전압 주변영역에 제2 저농도 도핑 드레인 영역을 형성하는 단계; 및 상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, LDD형 저전압 트랜지스터와 MLDD형 고전압 트랜지스터를 공정단계수가 감축된 방법으로 형성할 수 있으므로 공정 단순화를 이룰 수 있기 때문에 공정 시간 및 제조 원가가 감소되고 제조 수율이 향상되는 효과가 있다.

Description

플래시 메모리 소자의 주변 트랜지스터 형성방법{METHOD FOR FORMING PERIPHERAL TRANSISTORS IN FLASH MEMORY DEVICE}

본 발명은 플래시 메모리 소자의 주변 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는 공정 단계수가 감축된 플래시 메모리 소자의 주변 트랜지스터 형성방법에 관한 것이다.

일반적으로 반도체 소자는 메모리 소자와 비메모리 소자로 대별되고, 이중에서 메모리 소자는 휘발성 메모리 소자(Volatile Memory Device)와 비휘발성 메모리 소자(Nonvolatile Memory Device)로 소별된다. 휘발성 메모리 소자란 전원의 공급이 중단되면 기록상태가 유지가 되지 않는 것으로 동적 임의 접근 메모리(Dynamic Random Access Memory) 소자, 즉 디램(DRAM) 소자를 그 대표적인 예로 들 수 있다. 이와 달리, 비휘발성 메모리 소자란 전원의 공급을 중단하여도 기록상태를 그대로 유지할 수 있는 것으로 전기적으로 기입(Program) 및 소거(Erase)할 수 있는 플래시 메모리(Flash Memory) 소자를 그 대표적인 예로 들 수 있다.

비휘발성 메모리 소자의 일종인 플래시 메모리 소자는 적층 게이트형 셀 트랜지스터(Cell Transistor)가 있는 셀영역(Cell Region)과 이러한 셀 트랜지스터를 구동시키는 주변 트랜지스터(Peripheral Transistor)가 있는 주변영역(Peripheral Region)으로 구성된다. 주변 트랜지스터는 주로 읽기(Read) 모드에서 동작하며 약 1.8V ~ 3.3V의 저전압이 인가되는 저전압 트랜지스터와, 주로 기입(Program) 및 소거(Erase) 모드에서 동작하며 약 10V ~ 20V의 고전압이 인가되는 고전압 트랜지스터로 구별된다. 종래 저전압 트랜지스터는 펀치쓰루(Punchthrough) 특성을 개선하기 위해 LDD(Lightly Doped Drain) 구조를 구비하고, 고전압 트랜지스터는 높은 항복전압(Breakdown Voltage) 특성을 얻기 위해 MLDD(Mask Lightly Doped Drain) 구조를 구비하는 것이 일반적인 추세이다.

종래 기술에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법을 도 1 내지 도 6을 참조하여 설명한다. 도 1 내지 도 6에 있어서 설명의 편의상 저전압 주변영역(A)을 제1영역으로 명칭하고 고전압 주변영역(B)을 제2영역으로 명칭하기로 한다. 또한, 셀영역을 제외한 주변영역만을 한정하여 설명하기로 한다.

종래 기술에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법은, 도 1에 도시된 바와 같이, 먼저 저전압 주변영역인 제1영역(A)과 고전압 주변영역인 제2영역(B)을 포함하는 실리콘 기판(10)을 준비한다. 그런다음, 기판(10)에 대한 패터닝으로 트렌치(Trench)을 형성하고 이를 절연체로 매립하여 제1영역(A)과 제2영역(B)에 제1소자분리막(12a)과 제2소자분리막(12b)을 각각 형성하여 활성영역을 한정한다. 제1소자분리막(12a)과 제2소자분리막(12b)의 폭과 깊이는 영역(A)(B)별로 달라질 수 있다. 그다음, 기판(10)에 대한 열산화 공정과 도전체의 증착 및 패터닝으로 제1영역(A)에 제1 게이트 산화막(14a)과 제1게이트 전극(16a)을 형성하고, 이와 병행하여 제2영역(B)에 제2 게이트 산화막(14b)과 제2게이트 전극(16b)을 형성한다. 제1 게이트 산화막(14a)과 제2 게이트 산화막(14b)은 영역(A)(B)별로 그 두께가 달라질 수 있다.

다음으로, 도 2에 도시된 바와 같이, 제1포토공정으로 제1영역(A)을 제외한제2영역(B)만을 피복하는 제1감광막(18)을 형성한다. 그런다음, 제1감광막(18)을 마스크로 하는 제1저농도 이온주입 공정으로 제1게이트 전극(16a) 양측면 아래의 기판(100)에 제1 LDD 영역(20a)을 형성한다. 이때, 기판내의 웰(Well)과의 에너지차가 많이 나는 급한 경사의 접합(Abrupt Junction)을 위해 비소(As) 이온을 고에너지와 고농도 조건으로 도핑시켜 제1 LDD 영역(20a)을 형성한다.

이어서, 도 3에 도시된 바와 같이, 애싱(Ashing) 공정으로 제1감광막(18)을 제거한 다음 제2포토공정으로 제2영역(B)을 제외한 제1영역(A)만을 피복하는 제2감광막(22)을 형성한다. 다음으로, 제2감광막(22)을 마스크로 하는 제2저농도 이온주입 공정으로 제2게이트 전극(16b) 양측면 아래의 기판(10)에 제2 LDD 영역(20b)을 형성한다. 한편, 제1 LDD 영역(20a)과는 달리 제2 LDD 영역(20b)은 기판내의 웰(Well)과의 에너지차가 적은 상대적으로 완만한 경사의 접합(Gradient Junction)을 형성하기 위해 인(P) 이온을 상대적으로 낮은 도핑 에너지와 낮은 도핑 농도 조건으로 형성한다.

그다음, 도 4에 도시된 바와 같이, 애싱(Ashing) 공정으로 제2감광막(22)을 제거한 다음, 질화막의 증착 및 건식 식각으로 제1게이트 전극(16a) 양측벽에는 제1게이트 스페이서(24a)를 형성하고 제2게이트 전극(16b) 양측벽에는 제2게이트 스페이서(24b)를 형성한다.

다음으로, 도 5에 도시된 바와 같이, 제3포토공정으로 제2영역(B)상의 제2게이트 전극(16b)은 피복되지만 제2 LDD 영역(20b)의 일부는 피복되지 않도록 제2소자분리막(12b)과는 일정 거리 만큼 이격하는 제3감광막(26)을 형성한다. 이어서,제3감광막(26)을 마스크로 하는 고농도 이온주입 공정으로 비소(As) 이온을 기판(10)에 주입한다. 그리하여, 제1영역(A)에 있어서는 제1 LDD 영역(20a) 보다 더 깊고 불순물 농도가 큰 고농도 불순물 접합 영역인 소오스/드레인(20a') 영역을 형성한다. 이와 병행하여, 제2영역(B)에 있어서는 제2 LDD 영역(20b) 보다 더 깊고 불순물 농도가 큰 고농도 불순물 접합 영역인 소오스/드레인(20b') 영역을 형성한다.

이어서, 도 6에 도시된 바와 같이, 애싱(Ashing) 공정으로 제3감광막(26)을 제거하면 제1영역(A)인 저전압 주변영역에는 LDD(Lightly Doped Drain)형 저전압 주변 트랜지스터(30a)와, 제2영역(B)인 고전압 주변영역에는 MLDD(Mask Lightly Doped Drain)형 고전압 주변 트랜지스터(30b)가 형성된다.

그런데, 종래 기술에 따른 플래시 메모리 소자의 주변 트랜지스터의 형성방법에 있어서는 다음과 같은 문제점이 있었다.

종래 기술에 있어서, 기판의 주변영역에 LDD형 저전압 주변 트랜지스터와 MLDD형 고전압 주변 트랜지스터를 형성하기 위해선 적어도 3회의 감광막 형성을 위한 포토공정이 필요하였고, 이에 따라 애싱공정과 같은 감광막 제거공정이 적어도 3회 필요하였다. 이는 플래시 메모리 소자의 제조에 있어서 공정 시간과 비용의 증가를 야기하여 제조 원가를 상승시키는 문제점과, 아울러 제조 수율 확보에도 불리하다는 문제점이 있었다.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 포토공정을 감축함으로써 공정 단계수를 줄일 수 있는 플래시 메모리 소자의 주변 트랜지스터 형성방법을 제공함에 있다.

도 1 내지 도 6은 종래 기술에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법을 설명하기 위한 공정별 단면도이다.

도 7 내지 도 13은 본 발명에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법을 설명하기 위한 공정별 단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100; 기판 120a; 제1소자분리막

120b; 제2소자분리막 140a; 제1 게이트 산화막

140b; 제2 게이트 산화막 160a; 제1 게이트 전극

160b; 제2 게이트 전극 180; 제1감광막

200a; 제1 저농도 도핑 드레인(LDD) 영역

200b; 제2 저농도 도핑 드레인(LDD) 영역

200a'; 제1 소오스/드레인 영역 200b'; 제2 소오스/드레인 영역

220; 할로 이온주입층 240a; 제1 게이트 스페이서

240b; 제2 게이트 스페이서 260; 제2감광막

300a; 저전압 주변 트랜지스터 300b; 고전압 주변 트랜지스터

상기한 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법은, 저전압 주변영역과 고전압 주변영역을 포함하는 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 저전압 주변영역과 고전압 주변영역상에 게이트 전극을 각각 형성하는 단계; 상기 저전압 주변영역에 제1 저농도 도핑 드레인 영역을 형성하는 단계; 상기 게이트 전극 양측면에 게이트 스페이서를 형성하는 단계; 상기 저전압 주변영역과 고전압 주변영역에 소오스/드레인 영역을 각각 형성하는 단계; 상기 고전압 주변영역에 제2 저농도 도핑 드레인 영역을 형성하는 단계; 및 상기 기판을 열처리 하는 단계를 포함하는 것을 특징으로 한다.

상기 저전압 주변영역에 제1 저농도 도핑 드레인 영역을 형성하는 단계는, 상기 고전압 주변영역 전면상에 제1감광막을 형성하는 단계; 상기 제1감광막을 마스크로 하는 제1 저농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 저농도 불순물 영역을 형성하는 단계; 및 상기 제1감광막을 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 저전압 주변영역과 고전압 주변영역에 소오스/드레인 영역을 각각 형성하는 단계는, 상기 저전압 주변영역 전면은 개방되지만 상기 고전압 주변영역 일부는 피복되도록 상기 고전압 주변영역의 활성영역 일부를 개방시키는 제2감광막을형성하는 단계; 상기 제2감광막을 마스크로 하는 고농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 고농도 불순물 영역을 형성하고, 이와 병행하여 상기 고전압 주변영역상에 형성된 제2감광막 양측면 아래의 기판에 고농도 불순물 영역을 형성하는 단계; 및 상기 제2감광막을 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 고전압 주변영역에 제2 저농도 도핑 드레인 영역을 형성하는 단계는, 상기 고전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제2 저농도 이온주입으로 제2 저농도 불순물 영역을 형성하는 것을 특징으로 한다.

상기 저전압 주변영역에 할로 이온주입으로 할로 이온주입층을 형성하는 단계를 더 포함하며, 상기 할로 이온주입층은 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 저농도 불순물 영역을 형성하는 단계 이후에 형성되는 것을 특징으로 한다.

상기 기판을 열처리하는 단계는, 상기 제2저농도 불순물 영역이 고전압 주변영역상에 형성된 게이트 전극을 향하여 확장되도록 하는 것을 특징으로 한다.

상기 제2저농도 도핑 드레인 영역을 형성하는 단계는, 상기 제1저농도 도핑 드레인 영역을 형성하는 이온에 비하여 열확산계수가 큰 이온을 이용하는 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법은, 저전압 주변영역과 고전압 주변영역을 포함하는 기판을 제공하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 저전압 주변영역과 고전압 주변영역상에 게이트 전극을 각각 형성하는 단계; 상기 고전압 주변영역 전면상에 제1감광막을 형성하는 단계; 상기 제1감광막을 마스크로 하는 제1 저농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 제1 저농도 도핑 드레인 영역을 형성하는 단계; 상기 제1감광막을 제거하는 단계; 상기 게이트 전극 양측면에 게이트 스페이서를 형성하는 단계; 상기 저전압 주변영역 전면은 개방되지만 상기 고전압 주변영역 일부는 피복되도록 상기 고전압 주변영역의 활성영역 일부를 개방시키는 제2감광막을 형성하는 단계; 상기 제2감광막을 마스크로 하는 고농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제1 소오스/드레인 영역을 형성하고, 이와 병행하여 상기 고전압 주변영역상에 형성된 제2감광막 양측면 아래의 기판에 제2 소오스/드레인 영역을 형성하는 단계; 상기 제2감광막을 제거하는 단계; 상기 고전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제2 저농도 이온주입으로 제2 저농도 불순물 영역을 형성하는 단계; 및 상기 기판을 열처리 하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, LDD형 저전압 트랜지스터와 MLDD형 고전압 트랜지스터를 종래보다 공정단계수가 감축된 방법으로 형성할 수 있게 된다.

이하, 본 발명에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.

(실시예)

본 발명에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법은, 도 7에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소 등으로 구성되며 저전압 주변영역(A)과 고전압 주변영역(B)을 포함하는 기판(100)을 준비한다. 설명의 편의상 저전압 주변영역(A)을 제1영역으로 명칭하고 고전압 주변영역(B)을 제2영역으로 명칭하기로 한다. 또한, 셀영역을 제외한 주변영역만을 한정하여 설명하기로 하고, 불순물 도핑은 5B족 원소의 이온, 즉 N형 도펀트(Dopant)를 이용하기로 한다. 본 발명을 실시하는데 있어서 P형 도펀트를 이용한 불순물 도핑도 가능함은 물론이다.

이어서, 기판(100)에 대한 패터닝(Patterning)으로 트렌치(Trench)을 형성하고 이를 절연체로 매립하여 제1영역(A)과 제2영역(B)에 제1소자분리막(120a)과 제2소자분리막(120b)을 각각 형성하여 활성영역을 한정한다. 제1소자분리막(120a)과 제2소자분리막(120b)의 폭과 깊이는 영역(A)(B)별로 달라질 수 있는데, 예를 들어, 제2영역(B)에선 제1영역(A)에 비해 고전압이 사용되므로 제2소자분리막(120b)의 폭과 깊이를 제1소자분리막(120a)의 폭과 깊이에 비해 크게 형성하는 것이 바람직하다 할 것이다. 그다음, 기판(100)에 대한 열산화 공정과 도전체의 증착 및 패터닝으로 제1영역(A)에 제1 게이트 산화막(140a)과 제1게이트 전극(160a)을 형성하고, 이와 병행하여 제2영역(B)에 제2 게이트 산화막(140b)과 제2게이트 전극(160b)을 형성한다. 제1 게이트 산화막(140a)과 제2 게이트 산화막(140b)은 영역(A)(B)별로 그 두께가 달라질 수 있는데, 소자분리막에서와 같은 이유로 제2 게이트 산화막(140b)의 두께를 제1 게이트 산화막(140a)의 두께보다 상대적으로 두껍게 형성하는 것이 바람직하다 할 것이다.

다음으로, 도 8에 도시된 바와 같이, 제1포토공정으로 제1영역(A)을 제외한 제2영역(B)만을 피복하는 제1감광막(18)을 형성한다. 그런다음, 제1감광막(18)을 마스크로 하는 제1 저농도 이온주입 공정으로 제1게이트 전극(16a) 양측면 아래의 기판(10)에 비소(As) 이온을 주입시킨다. 이때의 도핑되는 비소(As) 이온의 농도는 약 3.0 E13 이온수/cm², 도핑 에너지는 약 50KeV 정도로 조절한다. 그결과, 제1 게이트 전극(160a) 양측면 아래의 기판(100)에 저농도로 도핑되고 기판내 웰(Well)과의 에너지차가 큰 급한 경사의 접합 영역(Abrupt Junction Area)인 제1 저농도 도핑 드레인(LDD) 영역(200a)이 형성된다. 저농도 도핑 드레인(LDD) 영역이 형성되면 후속하는 고농도 불순물 영역인 소오스/드레인 영역으로부터 채널쪽으로 불순물이 확산되는 것이 방지되어 펀치쓰루(Punchthrough) 현상이 방지된다.

한편, 도 9에 도시된 바와 같이, 제1 저농도 도핑 드레인 영역(200a)을 형성한 이후에 소정의 이온, 예를 들어, 붕소(B) 이온을 경사지게 주입하는 할로(Halo) 이온주입 공정으로 제1 저농도 도핑 드레인 영역(200a) 주위에 할로 이온주입층(220)을 더 형성할 수 있다. 소자의 디자인 룰(Design Rule) 감소에 따른 펀치쓰루(Punchthrough) 마진을 확보하기 위하여 할로 이온주입층(220)을 형성하는 것이 바람직하다 할 것이다. 또한, 후술하는 바와 같이 할로 이온주입층(220)이 형성되어 있으면 열처리시 제1 저농도 도핑 드레인 영역(200a)의 원치 않는 확장을 효과적으로 저지할 수 있다.

이어서, 도 10에 도시된 바와 같이, 애싱(Ashing) 공정 등과 같은 감광막 제거 공정으로 제1감광막(180)을 제거한다. 계속하여, 산화막이나 질화막 등의 증착 및 건식 식각으로 제1게이트 전극(160a) 양측벽에 제1게이트 스페이서(240a)를 형성하고, 이와 병행하여 제2게이트 전극(160b) 양측벽에 제2게이트 스페이서(240b)를 형성한다.

다음으로, 도 11에 도시된 바와 같이, 제1영역(A) 전면은 개방되지만 상기 제2영역(B) 일부는 피복되도록 제2영역(B)의 활성영역 일부를 개방시키는 제2감광막(260), 소위 MLDD(Mask Lightly Doped Drain) 감광막을 형성한다. 구체적으로, 제2감광막(260)의 가장자리가 제2소자분리막(120b)과는 어느 정도의 길이를 두고 이격되도록 제2영역(B)상에 제2감광막(260)을 형성한다. 그런다음, 제2감광막(260)을 마스크로 하는 고농도 이온주입으로 제1영역(A)상에 형성된 제1 게이트 스페이서(240a) 측면 아래의 기판(100)에 비소(As) 이온을 도핑시켜 고농도 불순물 영역, 즉 제1 소오스/드레인 영역(200a')을 형성한다. 이와 병행하여, 제2영역(B)상에 형성된 제2감광막(260) 양측면 아래의 기판(100)에 고농도 불순물 영역인 제2 소오스/드레인 영역(200b')을 형성한다. 제2 소오스/드레인 영역(200b')의 형성에 있어서 제2감광막(260)은 이온주입의 마스크로서 기능한다. 따라서, 제2 소오스/드레인 영역(200b')은 제2 게이트 스페이서(240b)와 제2감광막(260)에 의해 피복된 길이만큼 제2 게이트 전극(160b)의 가장자리로부터 이격되어 형성된다.

이어서, 도 12에 도시된 바와 같이, 애싱(Ashing)과 같은 감광막 제거 공정으로 제2감광막(260)을 제거한다. 계속하여, 제1영역(A)과 제2영역(B)에 마스크없이 제2 저농도 이온주입을 실시하여 제2 게이트 스페이서(240b) 측면 아래의 기판(100)에 제2 저농도 도핑 드레인 영역(200b)을 형성한다. 제2저농도 이온주입에 있어서, 후속하는 열처리 공정을 고려하여 제1저농도 이온주입에 이용된 비소(As) 이온에 비하여 열확산계수가 큰 이온, 예를 들어, 인(P) 이온을 주입하는 것이 바람직하다. 이때의 인(P) 이온의 주입은 제1 저농도 도핑 드레인(200a) 형성에 사용되는 비소(As) 이온의 도핑 농도와 도핑 에너지에 비하여 상대적으로 낮은 값, 예를 들어, 약 40KeV 정도의 도핑 에너지와 약 1.5 E13 이온수/cm²도핑 농도 조건으로 진행한다.

그결과, 제2영역(B)에 있어서는 제1 저농도 도핑 드레인 영역(200a)과 비교하여 기판내 웰(Well)과의 에너지차가 적은 상대적으로 완만한 경사의 접합 영역(Gradient Junction Area)인 제2 저농도 도핑 드레인 영역(200b)이 제2 게이트 스페이서(240b) 측면 아래의 기판(100)에 형성된다. 한편, 제1영역(A)에 있어서는미리 형성되어 있는 제1 게이트 스페이서(240a)는 이온주입의 마스크 역할을 담당하기 때문에 인(P) 이온의 채널층으로의 확산 경로는 길어지게 된다. 따라서, 제2 저농도 이온주입은 제1영역(A)의 유효 채널 길이에 영향을 미치지 아니 한다.

다음으로, 도 13에 도시된 바와 같이, 제2저농도 도핑 드레인 영역(200b)에 주입된 인(P) 이온이 제2 게이트 전극(160b)을 향하여 확산되도록 열처리 공정을 진행한다. 즉, 적어도 제2저농도 도핑 드레인 영역(200b)이 제2 게이트 스페이서(240b) 하부에까지 확장되도록 열처리를 진행한다. 그결과, 제2 저농도 도핑 드레인 영역(200b)은 제2 소오스/드레인 영역(200b')에 비해 제2 게이트 전극(160b) 하부의 채널층 쪽으로 충분히 길게 형성되어, 제2 게이트 전극(160b)과 제2 소오스/드레인 영역(200b')간에 인가되는 전계를 완화시키는 역할을 한다.

한편, 상기한 바와 같이 제1영역(A)에 있어서 기왕에 형성된 제1 게이트 스페이서(240a)에 의해 인(P) 이온이 채널층으로 확산되는 것이 방해를 받으므로 제1저농도 도핑 드레인 영역(200a)의 확장은 방해받는다. 따라서, 유효 채널 길이(Effective Channel Length)는 거의 영향을 받지 아니 한다. 또한, 제2 저농도 이온주입으로 주입되는 인(P) 이온의 농도를 기왕에 주입된 비소(As) 이온의 주입 농도보다 적게 되면 제1저농도 도핑 드레인 영역(200a)의 확장이 효과적으로 방해받게 된다. 더욱이, 제1영역(A)에 할로 이온주입층(220)이 더 형성되어 있으면 제1저농도 도핑 드레인 영역(200a)의 확장은 더욱 효과적으로 방지된다.

이와 같은 일련의 공정에 의하면, 2회의 포토공정만으로도 주변영역상에 저전압 주변영역인 제1영역(A)에는 LDD형 저전압 주변 트랜지스터(300a)가 형성되고,고전압 주변영역인 제2영역(B)에는 MLDD형 고전압 주변 트랜지스터(300b)가 형성된다.

한편, 저농도 도핑 드레인 영역을 형성하지 아니하여도 본 발명을 실시할 수 있음은 물론이며, N형 도펀트가 아닌 3B족 원소의 이온 즉 P형 도펀트를 사용하여 불순물 영역을 형성할 수 있음도 물론이다. 이 경우 할로 이온주입은 N형 도펀트를 이용한다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 주변 트랜지스터 형성방법에 의하면, LDD형 저전압 트랜지스터와 MLDD형 고전압 트랜지스터를 종래보다 공정단계수가 감축된 방법으로 형성할 수 있으므로 공정 단순화를 이룰 수 있다. 따라서, 공정 시간 및 제조 원가가 감소되고 제조 수율이 향상되는 효과가 있다.

Claims

저전압 주변영역과 고전압 주변영역을 포함하는 기판을 제공하는 단계;

상기 기판에 소자분리막을 형성하는 단계;

상기 저전압 주변영역과 고전압 주변영역상에 게이트 전극을 각각 형성하는 단계;

상기 저전압 주변영역에 제1 저농도 도핑 드레인 영역을 형성하는 단계;

상기 게이트 전극 양측면에 게이트 스페이서를 형성하는 단계;

상기 저전압 주변영역과 고전압 주변영역에 소오스/드레인 영역을 각각 형성하는 단계;

상기 고전압 주변영역에 제2 저농도 도핑 드레인 영역을 형성하는 단계; 및

상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 저전압 주변영역에 제1 저농도 도핑 드레인 영역을 형성하는 단계는,

상기 고전압 주변영역 전면상에 제1감광막을 형성하는 단계;

상기 제1감광막을 마스크로 하는 제1 저농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 저농도 불순물 영역을 형성하는 단계; 및

상기 제1감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 저전압 주변영역과 고전압 주변영역에 소오스/드레인 영역을 각각 형성하는 단계는,

상기 저전압 주변영역 전면은 개방되지만 상기 고전압 주변영역 일부는 피복되도록 상기 고전압 주변영역의 활성영역 일부를 개방시키는 제2감광막을 형성하는 단계;

상기 제2감광막을 마스크로 하는 고농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 고농도 불순물 영역을 형성하고, 이와 병행하여 상기 고전압 주변영역상에 형성된 제2감광막 양측면 아래의 기판에 고농도 불순물 영역을 형성하는 단계; 및

상기 제2감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 고전압 주변영역에 제2 저농도 도핑 드레인 영역을 형성하는 단계는,

상기 고전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제2 저농도 이온주입으로 제2 저농도 불순물 영역을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 저전압 주변영역에 할로 이온주입으로 할로 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제5항에 있어서,

상기 할로 이온주입층은, 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 저농도 불순물 영역을 형성하는 단계 이후에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 기판을 열처리하는 단계는, 상기 제2저농도 불순물 영역이 고전압 주변영역상에 형성된 게이트 전극을 향하여 확장되도록 하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제1항에 있어서,

상기 제2저농도 도핑 드레인 영역을 형성하는 단계는,

상기 제1저농도 도핑 드레인 영역을 형성하는 이온에 비하여 열확산계수가큰 이온을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
저전압 주변영역과 고전압 주변영역을 포함하는 기판을 제공하는 단계;

상기 기판에 소자분리막을 형성하는 단계;

상기 저전압 주변영역과 고전압 주변영역상에 게이트 전극을 각각 형성하는 단계;

상기 고전압 주변영역 전면상에 제1감광막을 형성하는 단계;

상기 제1감광막을 마스크로 하는 제1 저농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 전극 양측면 아래의 기판에 제1 저농도 도핑 드레인 영역을 형성하는 단계;

상기 제1감광막을 제거하는 단계;

상기 게이트 전극 양측면에 게이트 스페이서를 형성하는 단계;

상기 저전압 주변영역 전면은 개방되지만 상기 고전압 주변영역 일부는 피복되도록 상기 고전압 주변영역의 활성영역 일부를 개방시키는 제2감광막을 형성하는 단계;

상기 제2감광막을 마스크로 하는 고농도 이온주입으로 상기 저전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제1 소오스/드레인 영역을 형성하고, 이와 병행하여 상기 고전압 주변영역상에 형성된 제2감광막 양측면 아래의 기판에 제2 소오스/드레인 영역을 형성하는 단계;

상기 제2감광막을 제거하는 단계;

상기 고전압 주변영역상에 형성된 게이트 스페이서 측면 아래의 기판에 제2 저농도 이온주입으로 제2 저농도 불순물 영역을 형성하는 단계; 및

상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제9항에 있어서,

상기 저전압 주변영역에 할로 이온주입으로 할로 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제10항에 있어서,

상기 할로 이온주입층은, 상기 제1 저농도 도핑 영역을 형성하는 단계 이후에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제9항에 있어서,

상기 기판을 열처리하는 단계는, 상기 제2저농도 불순물 영역이 고전압 주변영역상에 형성된 게이트 전극을 향하여 확장되도록 하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.
제9항에 있어서,

상기 제2저농도 도핑 드레인 영역을 형성하는 단계는,

상기 제1저농도 도핑 드레인 영역을 형성하는 이온에 비하여 열확산계수가 큰 이온을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 주변 트랜지스터 형성방법.