KR100632068B1 - 반도체 소자의 모스 트랜지스터 제조 방법 - Google Patents
반도체 소자의 모스 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR100632068B1 KR100632068B1 KR1020050070677A KR20050070677A KR100632068B1 KR 100632068 B1 KR100632068 B1 KR 100632068B1 KR 1020050070677 A KR1020050070677 A KR 1020050070677A KR 20050070677 A KR20050070677 A KR 20050070677A KR 100632068 B1 KR100632068 B1 KR 100632068B1
- Authority
- KR
- South Korea
- Prior art keywords
- mos transistor
- well
- region
- semiconductor substrate
- ion implantation
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 38
- 239000002019 doping agent Substances 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- -1 E12 ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
본 발명은 반도체 소자의 모스 트랜지스터 제조 방법에 관한 것으로, 특히 저전압 모스 트랜지스터의 웰 이온 주입 공정을 실시하여 반도체 기판의 제 1영역과 제 2영역에 각각 제 1웰 및 제 2웰을 형성하고, 반도체 기판의 제 1 및 제 2영역에 각각 게이트 산화막 및 게이트 전극을 형성하고, 반도체 기판의 제 1영역을 오픈하는 포토레지스트 패턴을 형성하고, 게이트 전극에 의해 드러난 반도체 기판에 제 1LDD 영역을 형성하고, 포토레지스트 패턴을 제거하고, 반도체 기판의 제 2영역을 오픈하는 포토레지스트 패턴을 형성한 후에 게이트 전극에 의해 드러난 반도체 기판에 제 2LDD 영역을 형성하고, 제 2영역의 제 2웰에 고전압 모스 트랜지스터의 웰 농도를 맞추기 위한 농도 보상 이온 주입 공정을 실시한 후에 포토레지스트 패턴을 제거한다. 그러므로 본 발명은, 저전압 및 고전압 모스 트랜지스터의 웰을 동시에 형성하고, 고전압 모스 트랜지스터의 LDD 이온 주입 공정 전, 후에 LDD용 포토레지스트 패턴을 이용하여 고전압 모스 트랜지스터 웰의 불순물 농도를 조정하는 이온 주입 공정을 실시함으로써 종래와 동일한 전기적 특성을 확보할 수 있으면서 포토레지스트 패턴의 마스크 개수를 줄일 수 있다.
저전압, 고전압, 모스 트랜지스터, 웰, LDD
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도,
도 3a 및 도 3b는 종래 및 본 발명에 따른 nMOS 문턱 전압을 확보하기 위한 LDD 이온 주입 전, 후의 웰 도우즈 농도를 나타낸 그래프,
도 4a 및 도 4b는 종래 및 본 발명에 따른 pMOS 문턱 전압을 확보하기 위한 LDD 이온 주입 전, 후의 웰 도우즈 농도를 나타낸 그래프,
도 5a 및 도 5b는 종래 및 본 발명에 따른 nMOS/pMOS 이온 주입 도달 거리 특성을 나타낸 그래프,
도 6a 및 도 6b는 종래 및 본 발명에 따른 nMOS/pMOS 브레이크다운 전압 특성을 나타낸 그래프,
도 7a 내지 도 7d는 종래 및 본 발명에 따른 nMOS/pMOS 누설 전류 특성을 나타낸 그래프.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 제 1웰 106 : 제 2웰
108 : 게이트 산화막 110 : 게이트 전극
112, 116 : 포토레지스트 패턴 114 : 제 1LDD 영역
118 : 제 2LDD 영역 120 : 농도 보상된 제 2웰
A : 저전압 모스 트랜지스터 영역 B : 고전압 모스 트랜지스터 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 저전압 및 고전압 모스 트랜지스터의 제조 공정시 사용되는 포토레지스트 패턴의 마스크 개수를 줄일 수 있는 반도체 소자의 모스 트랜지스터 제조 방법에 관한 것이다.
일반적으로 모스 트랜지스터 제조 방법은, 반도체 기판에 소자분리막을 형성하고 활성 영역의 반도체 기판 상부에 게이트 산화막 및 폴리 실리콘층을 패터닝하여 게이트 전극을 형성하고 게이트 전극의 측면부분에 있는 반도체 기판에 불순물 도펀트를 주입하여 소오스/드레인 영역을 형성한다.
그런데, 현재 반도체 소자는 고집적화 및 저전원 추세에 따라 모스 트랜지스터 또한 크기가 축소되고 있으며 구동 전원의 크기가 낮아지고 있으며 하나의 반도체 소자 칩에 서로 다른 구동 전원을 포함하고 있다. 예를 들어, 휴대폰 등에 사용되는 반도체 소자의 경우 약 1.2V의 저전압에서 구동되는 저전압 모스 트랜지스 터와 약 3.3V의 고전압에서 구동되는 고전압 모스 트랜지스터를 포함하고 있다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 공정에 대해 설명한다. 여기서, 도면 부호 A는 저전압 모스 트랜지스터 영역을, B는 고전압 모스 트랜지스터 영역을 나타낸다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한다. 소자 분리막(12)이 형성된 반도체 기판(10)에 사진 공정으로 저전압 모스 트랜지스터 영역(A)이 오픈되는 포토레지스트 패턴(14)을 형성하고, 웰(well) 이온 주입 공정을 실시하여 저전압 모스 트랜지스터 영역(A)의 반도체 기판(10)내에 제 1도전형 불순물, 예를 들어 p형 불순물을 주입된 제 1웰(16)을 형성한다. 예를 들어, 제 1웰(16) 이온 주입 공정은 nMOS 저전압 모스 트랜지스터의 경우 제 1도전형 불순물로서, 붕소(B)를 260KeV의 에너지 세기와 2E13ions/㎠ 의 도우즈량으로 주입한다. 혹은 pMOS 저전압 모스트랜지스터의 경우 제 2도전형 불순물로서, 인(P)을 500KeV의 에너지 세기와 1E13ions/㎠의 도우즈량으로 주입하거나, 비소(As)를 100KeV의 에너지 세기와 3.5E12ions/㎠의 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(14)을 제거한다.
도 1b에 도시된 바와 같이, 사진 공정을 실시하여 고전압 모스 트랜지스터 영역(B)이 오픈되는 포토레지스트 패턴(18)을 형성하고, 웰 이온 주입 공정을 실시 하여 고전압 모스 트랜지스터 영역(B)의 반도체 기판(10)내에 제 1도전형 불순물, 예를 들어 p형 불순물을 주입된 제 2웰(20)을 형성한다. 예를 들어, 제 2웰(20) 이온 주입 공정은 nMOS 고전압 모스 트랜지스터의 경우 제 1도전형 불순물로서, 붕소(B)를 260KeV의 에너지 세기와 2E13ions/㎠ 의 도우즈량으로 주입한다. 혹은 pMOS 고전압 모스트랜지스터의 경우 제 2도전형 불순물로서, 인(P)을 500KeV의 에너지 세기와 1E13ions/㎠의 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(18)을 제거한다.
이어서 도 1c에 도시된 바와 같이, 제 1웰(16) 및 제 2웰(20)이 형성된 반도체 기판(10)에 열산화 공정 등으로 게이트 산화막(22)을 형성하고, 그 위에 도프트 폴리실리콘층을 증착한다. 그리고 게이트 마스크를 이용한 건식 식각 공정으로 도프트 폴리실리콘층을 식각하여 제 1웰(16) 및 제 2웰(20) 상부에 각각 게이트 전극(24)을 형성하고, 게이트 산화막(22)도 식각한다.
그 다음 도 1d에 도시된 바와 같이, 반도체 기판(10)에 사진 공정으로 저전압 모스 트랜지스터 영역(A)이 오픈되는 포토레지스트 패턴(26)을 형성하고, LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 저전압 모스 트랜지스터 영역(A)의 게이트 전극(24)에 의해 드러난 반도체 기판(10)내에 제 2도전형 불순물, 예를 들어 n형 불순물을 주입된 제 1LDD 영역(28)을 형성한다. 예를 들어, 제 1LDD 영역(28) 이온 주입 공정은 nMOS의 경우 제 1도전형 불순물로서 붕소(B, BF2)를 50KeV 에너지 세기와 약 2.3E13ions/㎠ 도우즈량으로 주입하고 연속해서 제 2도전형 불순물로서 비소(As)를 3KeV 에너지 세기와 9.6E14ions/㎠ 도우즈량을 주입 한다. pMOS의 경우 제 2도전형 불순물로서 비소(As)를 60KeV 에너지 세기와 2.7E13ions/㎠ 도우즈량으로 주입하고 연속해서 제 1도전형 불순물로서 붕소(B)를 2.5KeV 에너지 세기와 5.2E14ions/㎠ 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(26)을 제거한다.
계속해서 도 1e에 도시된 바와 같이, 반도체 기판(10)에 사진 공정으로 고전압 모스 트랜지스터 영역(B)이 오픈되는 포토레지스트 패턴(30)을 형성하고, LDD 이온 주입 공정을 실시하여 고전압 모스 트랜지스터 영역(B)의 게이트 전극(24)에 의해 드러난 반도체 기판(10)내에 제 2도전형 불순물, 예를 들어 n형 불순물을 주입된 제 2LDD 영역(32)을 형성한다. 예를 들어, 제 2LDD 영역(32) 이온 주입 공정은 nMOS의 경우 제 2도전형 불순물로서 비소(As)를 50KeV 에너지 세기와 약 1E13ions/㎠ 도우즈량으로 주입하고, 연속해서 제 2도전형 불순물로서 인(P)을 40KeV 에너지 세기와 2E13ions/㎠ 도우즈량으로 주입한다. pMOS의 경우 제 1도전형 불순물로서 붕소(B, BF2)를 5KeV 에너지 세기와 1.5E14ions/㎠ 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(30)을 제거한다.
이후, 도면에 도시되지 않았지만, 상기 결과물 전면에 절연 물질로서 실리콘 질화막을 얇게 형성하고 전면 식각(etch back) 공정을 실시하여 게이트 전극(24) 측벽에 스페이서를 형성한 후에, 저전압 및 고전압 영역에 각각 소오스/드레인 이온 주입 공정을 실시하여 저전압 및 고전압 모스 트랜지스터의 소오스/드레인 영역을 형성한다.
그런데, 종래 기술에 의한 저전압 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 공정시 웰, LDD 영역, 소오스/드레인 영역을 형성하기 위한 포토레지스트 패턴의 마스크 개수가 많기 때문에 제조 공정 수가 늘어나며 이로 인해 생산성이 낮아지고 제조 단가가 높아지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 저전압 및 고전압 모스 트랜지스터의 웰을 동시에 형성하며 LDD 이온 주입 공정시 어느 한 웰의 불순물 농도를 조정함으로써 저전압 및 고전압 모스 트랜지스터의 제조 공정시 사용되는 포토레지스트 패턴의 마스크 개수를 줄일 수 있는 반도체 소자의 모스 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 저전압 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판 전면에 상기 저전압 모스 트랜지스터의 웰 이온 주입 공정을 실시하여 반도체 기판의 제 1영역과 제 2영역에 각각 제 1웰 및 제 2웰을 형성하는 단계와, 반도체 기판의 제 1 및 제 2영역에 각각 게이트 산화막 및 게이트 전극을 형성하는 단계와, 반도체 기판의 제 1영역을 오픈하는 포토레지스트 패턴을 형성하고, 게이트 전극에 의해 드러난 반도체 기판에 제 1LDD 영역을 형성하는 단계와, 포토레지스트 패턴을 제거하고, 반도체 기판의 제 2영역을 오픈하는 포토레지스트 패턴을 형성한 후에 게이트 전극에 의해 드러난 반도체 기판에 제 2LDD 영역을 형성하는 단계와, 제 2영역의 제 2웰에 고전압 모스 트랜지스터의 웰 농도를 맞추기 위한 농도 보상 이온 주입 공정을 실시하는 단계와, 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은, 저전압 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판 전면에 저전압 모스 트랜지스터의 웰 이온 주입 공정을 실시하여 반도체 기판의 제 1영역과 제 2영역에 각각 제 1웰 및 제 2웰을 형성하는 단계와, 반도체 기판의 제 1 및 제 2영역에 각각 게이트 산화막 및 게이트 전극을 형성하는 단계와, 반도체 기판의 제 1영역을 오픈하는 포토레지스트 패턴을 형성하고, 게이트 전극에 의해 드러난 반도체 기판에 제 1LDD 영역을 형성하는 단계와, 포토레지스트 패턴을 제거하고, 반도체 기판의 제 2영역을 오픈하는 포토레지스트 패턴을 형성하는 단계와, 제 2영역의 제 2웰에 고전압 모스 트랜지스터의 웰 농도를 맞추기 위한 농도 보상 이온 주입 공정을 실시하는 단계와, 게이트 전극에 의해 드러난 반도체 기판에 제 2LDD 영역을 형성한 후에, 포토레지스트 패턴을 제거하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 본 발명의 반도체 소자의 제조 공정에 대해 설명한다. 여기서, 도면 부호 A는 저전압 모스 트랜지스터 영역을, B는 고전 압 모스 트랜지스터 영역을 나타낸다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 공정을 실시하여 소자 분리막(102)을 형성한다. 소자 분리막(102)이 형성된 반도체 기판(100) 전면에 저전압 모스 트랜지스터용 제 1웰 이온 주입 공정을 실시하여 저전압 모스 트랜지스터 영역(A) 및 고전압 모스 트랜지스터 영역(B)의 반도체 기판(100)내에 각각 제 1도전형 불순물, 예를 들어 p형 불순물을 주입된 제 1웰(104) 및 제 2웰(106)을 형성한다.
예를 들어, 제 1웰(104) 및 제 2웰(106) 이온 주입 공정은 nMOS 저전압 모스 트랜지스터의 경우 제 1도전형 불순물로서, 붕소(B)를 260KeV의 에너지 세기와 2E13ions/㎠ 의 도우즈량으로 주입한다. 혹은 pMOS 저전압 모스트랜지스터의 경우 제 2도전형 불순물로서, 인(P)을 500KeV의 에너지 세기와 1E13ions/㎠의 도우즈량으로 주입하거나, 비소(As)를 100KeV의 에너지 세기와 3.5E12ions/㎠의 도우즈량으로 주입한다.
그리고 도 2b에 도시된 바와 같이, 제 1웰(104) 및 제 2웰(106)이 형성된 반도체 기판(100)에 열산화 공정 등으로 게이트 산화막(108)을 형성하고, 그 위에 도프트 폴리실리콘층을 증착한다. 그리고 게이트 마스크를 이용한 건식 식각 공정으로 도프트 폴리실리콘층을 식각하여 제 1웰(104) 및 제 2웰(106) 상부에 각각 게이트 전극(110)을 형성하고, 게이트 산화막(108)도 식각한다.
그 다음 도 2c에 도시된 바와 같이, 반도체 기판(100)에 사진 공정을 실시하여 저전압 모스 트랜지스터 영역(A)이 오픈되는 포토레지스트 패턴(112)을 형성하 고, LDD 이온 주입 공정을 실시하여 저전압 모스 트랜지스터 영역(A)의 게이트 전극(110)에 의해 드러난 반도체 기판(100)내에 제 2도전형 불순물, 예를 들어 n형 불순물을 주입된 제 1LDD 영역(114)을 형성한다. 예를 들어, 제 1LDD 영역(114) 이온 주입 공정은 nMOS의 경우 제 1도전형 불순물로서 붕소(B, BF2)를 50KeV 에너지 세기와 약 2.3E13ions/㎠ 도우즈량으로 주입하고, 연속해서 제 2도전형 불순물로서 비소(As)를 3KeV 에너지 세기와 9.6E14ions/㎠ 도우즈량으로 주입한다. pMOS의 경우 제 2도전형 불순물로서 비소(As)를 60KeV 에너지 세기와 2.7E13ions/㎠ 도우즈량으로 주입하고, 연속해서 제 2도전형 불순물로서 붕소(B, BF2)를 2.5KeV 에너지 세기와 5.2E14ions/㎠ 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(112)을 제거한다.
계속해서 도 2d에 도시된 바와 같이, 반도체 기판(100)에 사진 공정을 실시하여 고전압 모스 트랜지스터 영역(B)이 오픈되는 포토레지스트 패턴(116)을 형성하고, LDD 이온 주입 공정을 실시하여 고전압 모스 트랜지스터 영역(B)의 게이트 전극(110)에 의해 드러난 반도체 기판(100)내에 제 2도전형 불순물, 예를 들어 n형 불순물을 주입된 제 2LDD 영역(118)을 형성한다. 예를 들어, 제 2LDD 영역(118) 이온 주입 공정은 nMOS의 경우 제 2도전형 불순물로서 인(P)을 170KeV 에너지 세기와 약 4E13ions/㎠ 도우즈량으로 주입하고, 연속해서 제 2도전형 불순물로서 비소(As)를 50KeV 에너지 세기와 1E13ions/㎠ 도우즈량으로 주입하고, 제 2도전형 불순물로서 인(P)을 40KeV 에너지 세기와 2E13ions/㎠ 도우즈량으로 주입한다. pMOS의 경우 제 2도전형 불순물로서 인(P)을 170KeV 에너지 세기와 2.5E13ions/㎠ 도우즈 량으로 주입하고, 연속해서 제 1도전형 불순물로서 붕소(B, BF2) 이온을 5KeV 에너지 세기와 1.5E14ions/㎠ 도우즈량으로 주입한다.
그리고나서, 도 2e에 도시된 바와 같이, LDD 이온 주입을 위한 포토레지스트 패턴(116)에 의해 드러난 고전압 모스 트랜지스터 영역(B)의 반도체 기판(100)내에 제 2웰의 농도를 보상하기 위한 이온 주입 공정을 실시하여 고전압 모스 트랜지스터의 제 2웰(120) 농도를 맞춘다.
예를 들어, 제 2웰(120)의 농도 보상을 위한 이온 주입 공정은 nMOS 고전압 모스 트랜지스터의 경우 제 2도전형 불순물로서, 인(P)을 170KeV의 에너지 세기와 4.3E12ions/㎠의 도우즈량으로 주입한다. 혹은 pMOS 고전압 모스 트랜지스터의 경우 제 2도전형 불순물로서, 인(P)을 170KeV의 에너지 세기와 2.5E12ions/㎠의 도우즈량으로 주입한다.
이후 에슁 공정으로 포토레지스트 패턴(116)을 제거한다.
도면에 도시되지 않았지만, 상기 결과물 전면에 절연 물질로서 실리콘 질화막을 얇게 형성하고 전면 식각 공정을 실시하여 게이트 전극(110) 측벽에 스페이서를 형성한 후에, 저전압 및 고전압 영역에 각각 소오스/드레인 이온 주입 공정을 실시하여 저전압 및 고전압 모스 트랜지스터의 소오스/드레인 영역을 형성한다.
한편, 본 실시예에서는 LDD 이온 주입 공정 후에, 고전압 모스 트랜지스터의 제 2웰(120) 농도를 보상하기 위한 이온 주입 공정을 진행하였으나, 고전압 모스 트랜지스터 영역(B)이 오픈되는 포토레지스트 패턴(116)을 형성하고 LDD 이온 주입 공정을 실시하기 전에, 고전압 모스 트랜지스터의 제 2웰(120) 농도를 보상하기 위 한 이온 주입 공정을 먼저 수행할 수도 있다.
본 발명에서 고전압 모스 트랜지스터의 제 2웰(120) 농도 보상을 위한 이온 주입 공정은 pMOS 고전압 모스트랜지스터의 경우 웰 불순물을 제 2도전형 불순물(n형, 예를 들어 인(P))을 주입하지만, nMOS 고전압 모스 트랜지스터의 경우 제 1도전형 불순물(p형) 대신에 제 2도전형 불순물(n형)로서, 인(P)을 이온 주입하여 웰 농도를 맞추는데, 그 이유는 nMOS 고전압 모스 트랜지스터의 전기적 특성을 맞추기 위함이다.
도 3a 및 도 3b는 종래 및 본 발명에 따른 nMOS 문턱 전압을 확보하기 위한 LDD 이온 주입 전, 후의 웰 도우즈 농도를 나타낸 그래프이다.
도 3a에 도시된 nMOS의 고전압 모스 트랜지스터의 드레인 포화전류(Idsat)-문턱 전압(Vthi) 특성 그래프에서 종래(▽, Reference) nMOS의 문턱 전압(Vthi)을 약 0.55V로 확보하기 위하여 본 발명의 nMOS(고전압 모스 트랜지스터)의 웰 농도 보상을 위한 이온 주입 공정시 웰 도우즈 농도를 도 3b와 같이 4.3E12ions/㎠ 로 한다.
도 4a 및 도 4b는 종래 및 본 발명에 따른 pMOS 문턱 전압을 확보하기 위한 LDD 이온 주입 전, 후의 웰 도우즈 농도를 나타낸 그래프이다.
도 4a에 도시된 pMOS 드레인 포화전류(Idsat)-문턱 전압(Vthi) 특성 그래프에서 종래(▽, Reference) nMOS의 문턱 전압(Vthi)을 약 0.63V로 확보하기 위하여 본 발명의 pMOS(고전압 모스 트랜지스터)의 웰 농도 보상을 위한 이온 주입 공정시 웰 도우즈 농도를 도 4b와 같이 2.5E12ions/㎠ 로 한다.
도 5a 및 도 5b는 종래 및 본 발명에 따른 nMOS/pMOS 이온 주입 도달 거리 특성을 나타낸 그래프이다.
도 5a 및 도 5b를 참조하면, 종래 nMOS/pMOS와 동일한 이온 주입 도달 거리(Rp)는 256㎚, 240㎚이다. 이에 본 발명은 nMOS/pMOS(고전압 모스 트랜지스터)의 웰 농도 보상을 위한 이온 주입 공정시 이온 주입 에너지 세기를 170KeV로 하였을 때 종래 트랜지스터와 유사하게 252㎚, 243㎚의 이온 주입 도달 거리(Rp)를 확보할 수 있다.
도 6a 및 도 6b는 종래 및 본 발명에 따른 nMOS/pMOS 브레이크다운 전압 특성을 나타낸 그래프이다.
도 6a 및 도 6b에 도시된 nMOS/pMOS 누적률(cumulative)- 브레이크다운 전압(Breakdown Voltage) 특성 그래프를 살펴보면, 종래(▷, Reference)와 본 발명(■, ● 등)의 nMOS/pMOS 브레이크다운 전압이 서로 근사하다.
도 7a 내지 도 7d는 종래 및 본 발명에 따른 nMOS/pMOS 누설 전류 특성을 나타낸 그래프이다.
도 7a는 종래 및 본 발명에 따른 3.3V nMOS 고전압 모스 트랜지스터의 소자 분리막 에지에서 누설 전류를 비교한 그래프로서, 종래(▷, POR)와 본 발명(■, ● 등)의 소자 분리막 에지에서의 누설 전류가 서로 근사함을 알 수 있다.
도 7b는 종래 및 본 발명에 따른 3.3V nMOS 고전압 모스 트랜지스터의 게이트 전극 에지에서 누설 전류를 비교한 그래프로서, 종래(▷, POR)와 본 발명(■, ● 등)의 게이트 전극 에지에서의 누설 전류가 서로 근사함을 알 수 있다.
도 7c 및 도 7d는 종래 및 본 발명에 따른 3.3V pMOS 고전압 모스 트랜지스터의 소자 분리막/게이트 전극 에지에서 각각 누설 전류를 비교한 그래프로서, 종래(▷, POR)와 본 발명(■, ● 등)의 소자 분리막/게이트 전극 에지에서의 누설 전류가 서로 근사함을 알 수 있다.
그러므로 본 발명에 따라 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 방법은 저전압 및 고전압 모스 트랜지스터의 웰을 동시에 형성하고, 이후 고전압 모스 트랜지스터의 LDD 이온 주입 공정 전, 후에 해당 웰의 불순물 농도를 조정하는 이온 주입 공정을 실시하여 종래와 동일하게 문턱 전압, 이온 주입 도달거리, 브레이크다운 전압, 누설 전류 등의 전기적 특성을 확보할 수 있다.
이상 설명한 바와 같이, 본 발명은 저전압 및 고전압 모스 트랜지스터의 웰을 동시에 형성하고, 이후 고전압 모스 트랜지스터의 LDD 이온 주입 공정 전, 후에 LDD용 포토레지스트 패턴을 이용하여 고전압 모스 트랜지스터 웰의 불순물 농도를 조정하는 이온 주입 공정을 실시함으로써 종래와 동일한 전기적 특성을 확보할 수 있으면서 포토레지스트 패턴의 마스크 개수를 줄일 수 있다.
이에 따라 본 발명은, 포토레지스트 패턴의 마스크 및 사진 공정을 줄일 수 있어 전체 제조 공정 수를 줄일 수 있으며 이로 인해 생산성을 높여 제조 단가를 낮출 수 있는 이점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위 에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
- 저전압 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서,반도체 기판 전면에 상기 저전압 모스 트랜지스터의 웰 이온 주입 공정을 실시하여 상기 반도체 기판의 제 1영역과 제 2영역에 각각 제 1웰 및 제 2웰을 형성하는 단계와,상기 반도체 기판의 제 1 및 제 2영역에 각각 게이트 산화막 및 게이트 전극을 형성하는 단계와,상기 반도체 기판의 제 1영역을 오픈하는 포토레지스트 패턴을 형성하고, 상기 게이트 전극에 의해 드러난 반도체 기판에 제 1LDD 영역을 형성하는 단계와,상기 포토레지스트 패턴을 제거하고, 상기 반도체 기판의 제 2영역을 오픈하는 포토레지스트 패턴을 형성한 후에 상기 게이트 전극에 의해 드러난 반도체 기판에 제 2LDD 영역을 형성하는 단계와,상기 제 2영역의 제 2웰에 상기 고전압 모스 트랜지스터의 웰 농도를 맞추기 위한 농도 보상 이온 주입 공정을 실시하는 단계와,상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제 2웰의 농도 보상 이온 주입 공정은, nMOS 고전압 모스 트랜지스터의 경우 웰과 반대의 도전형 불순물을 170KeV의 에너지 세기와 4.3E12ions/㎠의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제 2웰의 농도 보상 이온 주입 공정은, pMOS 고전압 모스 트랜지스터의 경우 웰과 동일한 도전형 불순물을 170KeV의 에너지 세기와 2.5E12ions/㎠의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 모스 트랜지스터 제조 방법.
- 저전압 및 고전압 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서,반도체 기판 전면에 상기 저전압 모스 트랜지스터의 웰 이온 주입 공정을 실시하여 상기 반도체 기판의 제 1영역과 제 2영역에 각각 제 1웰 및 제 2웰을 형성하는 단계와,상기 반도체 기판의 제 1 및 제 2영역에 각각 게이트 산화막 및 게이트 전극을 형성하는 단계와,상기 반도체 기판의 제 1영역을 오픈하는 포토레지스트 패턴을 형성하고, 상기 게이트 전극에 의해 드러난 반도체 기판에 제 1LDD 영역을 형성하는 단계와,상기 포토레지스트 패턴을 제거하고, 상기 반도체 기판의 제 2영역을 오픈하는 포토레지스트 패턴을 형성하는 단계와,상기 제 2영역의 제 2웰에 상기 고전압 모스 트랜지스터의 웰 농도를 맞추기 위한 농도 보상 이온 주입 공정을 실시하는 단계와,상기 게이트 전극에 의해 드러난 반도체 기판에 제 2LDD 영역을 형성한 후에, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 모스 트랜지스터 제조 방법.
- 제 4항에 있어서,상기 제 2웰의 농도 보상 이온 주입 공정은, nMOS 고전압 모스 트랜지스터의 경우 웰과 반대의 도전형 불순물을 170KeV의 에너지 세기와 4.3E12ions/㎠의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 모스 트랜지스터 제조 방법.
- 제 4항에 있어서,상기 제 2웰의 농도 보상 이온 주입 공정은, pMOS 고전압 모스 트랜지스터의 경우 웰과 동일한 도전형 불순물을 170KeV의 에너지 세기와 2.5E12ions/㎠의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 모스 트랜지스터 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050070677A KR100632068B1 (ko) | 2005-08-02 | 2005-08-02 | 반도체 소자의 모스 트랜지스터 제조 방법 |
| US11/498,680 US7704814B2 (en) | 2005-08-02 | 2006-08-02 | Method for manufacturing MOS transistor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050070677A KR100632068B1 (ko) | 2005-08-02 | 2005-08-02 | 반도체 소자의 모스 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100632068B1 true KR100632068B1 (ko) | 2006-10-04 |
Family
ID=37622895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050070677A KR100632068B1 (ko) | 2005-08-02 | 2005-08-02 | 반도체 소자의 모스 트랜지스터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7704814B2 (ko) |
| KR (1) | KR100632068B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840651B1 (ko) | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 고전압 소자의 이온주입 방법 |
| US8482094B2 (en) | 2010-04-21 | 2013-07-09 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for fabricating the same |
| CN104078463A (zh) * | 2010-09-30 | 2014-10-01 | 富士通半导体股份有限公司 | 半导体器件 |
| KR101563776B1 (ko) * | 2013-01-25 | 2015-10-29 | 매그나칩 반도체 유한회사 | 반도체 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760924B1 (ko) * | 2006-09-13 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5472887A (en) * | 1993-11-09 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating semiconductor device having high-and low-voltage MOS transistors |
| KR100277911B1 (ko) * | 1996-06-10 | 2001-02-01 | 김영환 | 반도체소자 제조방법 |
| US6388288B1 (en) * | 1998-03-30 | 2002-05-14 | Texas Instruments Incorporated | Integrating dual supply voltages using a single extra mask level |
| US6573166B2 (en) * | 2001-07-03 | 2003-06-03 | United Microelectronics Corp. | Method of fabricating a LDD with different resistance value |
-
2005
- 2005-08-02 KR KR1020050070677A patent/KR100632068B1/ko not_active IP Right Cessation
-
2006
- 2006-08-02 US US11/498,680 patent/US7704814B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840651B1 (ko) | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 고전압 소자의 이온주입 방법 |
| US8482094B2 (en) | 2010-04-21 | 2013-07-09 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for fabricating the same |
| US8987112B2 (en) | 2010-04-21 | 2015-03-24 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for fabricating the same |
| CN104078463A (zh) * | 2010-09-30 | 2014-10-01 | 富士通半导体股份有限公司 | 半导体器件 |
| CN104078463B (zh) * | 2010-09-30 | 2017-04-12 | 富士通半导体股份有限公司 | 半导体器件 |
| KR101563776B1 (ko) * | 2013-01-25 | 2015-10-29 | 매그나칩 반도체 유한회사 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7704814B2 (en) | 2010-04-27 |
| US20070032027A1 (en) | 2007-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100414736B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| US9024384B2 (en) | Indium, carbon and halogen doping for PMOS transistors | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| EP0465045B1 (en) | Method of field effect transistor fabrication for integrated circuits | |
| EP1026738B1 (en) | Novel mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps | |
| KR100632068B1 (ko) | 반도체 소자의 모스 트랜지스터 제조 방법 | |
| WO2009026403A2 (en) | Semiconductor device formed with source/drain nitrogen implant | |
| US8318559B2 (en) | Method of fabricating CMOS transistor | |
| US20050186748A1 (en) | Method of manufacturing semiconductor device | |
| KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
| KR100418721B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100233707B1 (ko) | 듀얼 게이트 씨모오스 트랜지스터의 제조방법 | |
| US8962410B2 (en) | Transistors with different threshold voltages | |
| KR100310173B1 (ko) | 엘디디형 상보형 모스 트랜지스터 제조 방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR100609235B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100762876B1 (ko) | 모스펫 소자의 제조방법 | |
| KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100327438B1 (ko) | 저전압 트랜지스터의 제조방법 | |
| KR100408718B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100501935B1 (ko) | 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법 | |
| KR100790264B1 (ko) | 반도체 소자 및 반도체 소자의 제조방법 | |
| KR20070069552A (ko) | 반도체 소자 및 그 제조방법 | |
| JP2002124668A (ja) | 半導体装置の製造方法 | |
| KR20020002879A (ko) | 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120827 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130820 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |