KR100418721B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 반도체 기판에 형성된 트렌치 내에 게이트 전극을 형성하여 접합영역이 게이트 산화막보다 높게 위치되는 엘리베이티드 소오스 드레인 구조가 되도록 하므로써 쇼트 채널 효과가 효과적으로 억제되며 접합 깊이의 감소를 이룰 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히, 접합영역이 게이트 전극보다 높은 위치에 형성된 엘리베이티드 소오스 드레인(Elevated Source Drain; ESD) 구조를 갖는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따른 반도체 논리 소자의 크기 감소는 쇼트 채널 효과(Short channel effect)와 같은 문제점을 야기시키고, 이에 따라 파생적으로 소자의 작동이 어려워지거나 성능이 저하되는 등 여러가지의 문제점이 발생된다.
이러한 문제를 해결하기 위하여 접합영역의 구조를 개선하는 등 소자의 설계 개선에 관한 노력이 활발히 이루어지고 있다. 그 중 하나로써 접합영역이 형성될 부분에 선택적 에피택셜(Epitaxial) 방법으로 실리콘층을 성장시키고 샐리사이드(Salicide)를 형성하여 엘리베이티드 구조의 소오스 드레인을 만드는 방법이 제시되었는데, 이 방법도 0.15㎛ 이하의 디자인 룰(Design rule)을 갖는 소자에는 적용하기 어려운 실정이다.
그러면 도 1a 내지 도 1e를 통해 종래 반도체 소자의 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1a는 반도체 기판(1)에 소정 깊이의 트렌치를 형성한 후 트렌치 내에 산화막을 매립하여 소자분리막(2)을 형성한 상태의 단면도이다.
도 1b는 소정의 마스크(3)를 이용하여 웰(Well)이 형성될 부분의 반도체 기판(1)을 노출시킨 후 웰 이온을 주입하는 상태의 단면도이다.
도 1c는 상기 마스크(3)를 제거한 후 게이트 산화막(4) 및 폴리실리콘층(5)을 순차적으로 형성하고 패터닝하여 게이트 전극(5)을 형성한 다음 노출된 부분의 반도체 기판(1)에 LDD 영역(6)을 형성한 상태의 단면도로서, 소자의 크기 감소에 따라 파생적으로 발생되는 핫 케리어 효과(Hot carrier effect)를 해결하기 위해 낮은 농도의 불순물 이온이 주입된 LDD 영역(6)을 형성하므로써 국부적으로 전기장이 집중되는 현상 및 채널 길이의 감소로 인해 문턱전압이 낮아지는 쇼트 채널 효과(Short channel effect)를 억제시킬 수 있다.
도 1d는 상기 LDD 영역(6) 하부의 반도체 기판(1)에 상기 LDD 이온과 반대 형의 포켓 이온을 주입하여 포켓영역(7)을 형성한 상태의 단면도로서, 이때 경사 이온 주입법을 이용하여 상기 게이트 전극(5) 하부로 포켓 이온이 주입되도록 한다.
도 1e는 상기 게이트 전극(5)의 양측벽에 버퍼 산화막(8) 및 스페이서(9)를 형성하고, 노출된 부분의 반도체 기판(1)에 불순물 이온을 주입하여 LDD 구조를 갖는 접합영역(10)의 형성을 완료한 다음 상기 게이트 전극(5) 및 접합영역(10)의 표면부에 실리사이드층(11)을 형성한 상태의 단면도이다.
상기와 같은 종래의 방법을 이용하는 경우 낮은 접촉저항을 가지며 후속 열처리를 거쳐도 열화되어 끊어지지 않도록 상기 실리사이드층(11)의 두께를 조절해야 한다.
또한, 상기 실리사이드층(11) 형성시 상기 접합영역(10)의 표면부가 손실되어 접합영역(10)의 깊이가 감소되므로, 이를 고려하여 상기 접합영역(10)의 깊이를 결정해야 한다.
만일 상기 접합영역(10)의 깊이가 낮으면 접합영역(10)과 웰 간에 누설전류가 발생되어 소자의 동작이 어려워지며, 깊이가 깊으면 접합영역(10) 간의 거리 감소에 따른 쇼트 채널 효과에 의해 소자의 특성이 열화된다.
따라서 소자의 집적도가 증가되면 패턴의 크기 및 패턴 간의 간격이 더욱 미세하게 감소되기 때문에 낮은 접촉 저항을 얻을 수 있고 접합 깊이의 감소에 따른 특성 열화가 개선될 수 있는 새로운 설계 기술의 확보가 요구된다.
따라서 본 발명은 반도체 기판에 형성된 트렌치 내에 게이트 전극을 형성하여 접합영역이 게이트 산화막보다 높게 위치되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 소자분리막이 형성된 반도체 기판상에 감광막을 형성한 후 게이트 형성용 마스크를 이용하여 감광막을 패터닝하는 단계와, 패터닝된 감광막을 마스크로 이용한 식각 공정으로 노출된 채널영역의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 반도체 기판에 웰을 형성한 후 트렌치 영역에 게이트 전극을 형성하는 단계와, 게이트 전극 양측부의 노출된 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 LDD 영역 하부의 반도체 기판에 상기 LDD 영역에 주입된 이온과 반대형의 이온이 주입된 포켓영역을 형성하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성한 후 노출된 부분의 반도체 기판에 불순물 이온을 주입하고 열처리하여 LDD 구조를 갖는 접합영역의 형성을 완료하는 단계와, 게이트 전극 및 접합영역의 표면부에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기 트렌치는 300 내지 1000Å의 깊이로 형성되며, 상기 게이트 전극은 2000 내지 3500Å의 두께로 형성되는 것을 특징으로 한다.
또한, 상기 포켓영역에는 5.0E11 내지 2.0E13 원자/㎠의 도즈량으로 주입되고, 상기 포켓영역은 경사 이온 주입법으로 형성되며, 이온은 30 내지 45°의 각으로 주입되는 것을 특징으로 한다.
상기 스페이서는 산화막 및 질화막으로 이루어지며, 상기 실리사이드층은 금속을 증착한 후 1차 열처리하여 실리콘과 반응하도록 하는 단계와, 미반응에 의해 잔류되는 금속을 제거한 후 2차 열처리하여 안정화시키는 단계에 의해 형성되는 것을 특징으로 한다.
도 1a 내지 도 1e는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 21: 반도체 기판 2 및 22: 소자분리막
3 및 25: 웰 형성용 마스크 4 및 26: 게이트 산화막
5 및 27: 게이트 전극 6 및 28: LDD 영역
7 및 29: 포켓영역 8 및 30: 버퍼 산화막
9 및 31: 스페이서 10 및 32: 접합영역
11 및 33: 실리사이드층 23: 게이트 형성용 마스크
24: 트렌치
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을설명하기 위한 소자의 단면도이다.
도 2a는 반도체 기판(21)에 소정 깊이의 트렌치를 형성한 후 트렌치 내에 산화막을 매립하여 소자분리막(22)을 형성한 상태의 단면도로서, 트렌치 구조의 소자분리막은 버즈빅(Bird's beak)이 거의 생기지 않으므로 고집적 소자의 소자분리 영역을 축소시킬 수 있다.
도 2b는 상기 반도체 기판(21)상에 게이트 형성용 마스크(23)를 형성한 후 노출된 채널영역의 반도체 기판(21)을 소정 깊이 식각하여 트렌치(24)를 형성한 상태의 단면도로서, 상기 마스크(23)는 예를들어, 네가티브(Negative)형의 감광막을 1000 내지 3000Å의 두께로 도포한 후 패터닝하여 형성하며, 상기 트렌치(24)는 300 내지 1000Å의 깊이로 형성한다. 상기 트렌치(24)는 상기 소자분리막(22) 형성 전 또는 웰 형성 후 형성할 수도 있다.
도 2c는 상기 마스크(23)를 제거한 후 웰 형성용 마스크(25)를 이용하여 웰이 형성될 부분의 반도체 기판(21)을 노출시키고 웰 이온을 주입하는 상태의 단면도이다. 웰 이온으로는 P웰을 형성하는 경우 붕소(B) 또는 BF2원자가 사용되며, N웰을 형성하는 경우 인(P) 또는 비소(As)가 사용된다.
도 2d는 상기 마스크(25)를 제거한 후 전체 상부면에 20 내지 35Å 두께의 게이트 산화막(26) 및 2000 내지 3500Å 두께의 폴리실리콘층(27)을 순차적으로 형성하고 패터닝하여 상기 트렌치(24) 내에 게이트 전극(27)이 형성되도록 한 다음 노출된 반도체 기판(21)에 LDD 영역(28)을 형성하고 상기 LDD 영역(28) 하부의 반도체 기판(21)에 상기 LDD 이온과 반대 형의 포켓 이온을 주입하여 포켓영역(29)을 형성한 상태의 단면도이다.
상기 LDD 이온으로는 PMOS인 경우 붕소(B) 또는 BF2를 사용하며, NMOS인 경우 인(P) 또는 비소(As)가 사용된다. 붕소(B)는 5 내지 30KeV, BF2는 25 내지 150KeV, 인(P)은 15 내지 70KeV, 비소(As)는 30 내지 170KeV의 에너지로 주입되며, 드즈(Dose)량은 5.0E13 내지 2.0E15 원자/㎠이 되도록 한다.
상기와 같이 낮은 농도의 불순물 이온이 주입된 LDD 영역(6)을 형성하므로써 드레인 측에 국부적으로 높은 전기장이 집중되어 원치않는 케리어의 이동이 발생되는 핫 케리어 현상(Hot carrier effect) 및 채널 길이의 감소로 인해 문턱전압이 낮아지는 쇼트 채널 효과(Short channel effect)를 억제시킬 수 있다.
또한, 상기 포켓이온으로는 NMOS인 경우 붕소(B)를 사용하며, PMOS인 경우 인(P)이 사용된다. 붕소(B)는 5 내지 30KeV, 인(P)은 15 내지 70KeV의 에너지로 주입되며, 드즈량은 5.0E11 내지 2.0E13 원자/㎠이 되도록 한다.
상기 포켓영역(29)은 채널 길이의 감소에 따른 쇼트 채널 효과를 억제하기 위해 형성하는 것으로, 30 내지 45°의 경사 이온 주입법을 이용하여 상기 게이트 전극(27) 하부로 포켓 이온이 주입되도록 하여 상기 LDD 영역(28)의 측부에도 포켓영역(29)이 형성되도록 한다.
도 2e는 상기 게이트 전극(27)의 양측벽에 버퍼 산화막(30) 및 질화막으로 이루어진 스페이서(31)를 형성한 상태의 단면도이고, 도 2f는 노출된 부분의 반도체 기판(21)에 불순물 이온을 주입하고 열처리하여 LDD 구조를 갖는 접합영역(32)의 형성을 완료한 상태의 단면도이다.
상기 불순물 이온으로는 PMOS인 경우 붕소(B) 또는 BF2를 사용하며, NMOS인 경우 인(P) 또는 비소(As)가 사용된다. 붕소(B)는 10 내지 40KeV, BF2는 40 내지 180KeV, 인(P)은 20 내지 100KeV, 비소(As)는 50 내지 200KeV의 에너지로 주입되며, 도즈량은 2.0E15 내지 5.0E15 원자/㎠이 되도록 한다.
도 2g는 상기 게이트 전극(27) 및 접합영역(32)의 표면부에 실리사이드층(33)을 형성한 상태의 단면도로서, 코발트, 티타늄 등과 같은 금속을 80 내지 150Å의 두께로 증착하고 1차 열처리하여 실리콘과의 반응에 의해 실리사이드층(33)이 형성되도록 한 후 미반응에 의해 잔류되는 금속을 제거하고 2차 열처리하여 안정화된 금속성 실리사이드층(33)이 형성될 수 있도록 한다.
상기 1차 열처리는 250 내지 550℃ 온도의 질소(N2) 분위기에서 30 내지 60초동안 급속 열처리 방식으로 진행하며, 상기 미반응된 금속은 50±5℃ 온도의 SC-1 용액(NH4OH:H2O2:H2O = 0.2:1:10)으로 10 내지 15분간 1차 제거한 후 50±5℃ 온도의 SC-2 용액(HCl:H2O2:H2O = 1:1:5)으로 10 내지 15분간 2차 제거한다. 상기 2차 열처리는 750 내지 800℃의 온도에서 20 내지 40초동안 실시한다.
상술한 바와 같이 본 발명은 반도체 기판에 형성된 트렌치 내에 게이트 전극을 형성하여 접합영역이 게이트 산화막보다 높게 위치되도록 하므로써 쇼트 채널 효과가 효과적으로 억제되며, 접촉저항을 감소시키기 위한 실리사이드층이 형성될 지역이 확보됨과 동시에 접합 깊이의 감소를 이룰 수 있다.
따라서 얕은 접합의 형성에 따라 쇼트 채널 효과에 대한 마진이 확보되어 소자의 성능이 향상되고, 이에 따른 수율 증대를 이룰 수 있다. 또한, 소자의 크기 감소에 따라 파생적으로 생기는 문제점이 효과적으로 해결되어 고집적 메모리 소자의 구현이 용이해진다.
Claims (12)
- 소자분리막이 형성된 반도체 기판상에 감광막을 형성한 후 게이트 형성용 마스크를 이용하여 상기 감광막을 패터닝하는 단계와,상기 패터닝된 감광막을 마스크로 이용한 식각 공정으로 노출된 채널영역의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,상기 반도체 기판에 웰을 형성한 후 상기 트렌치 영역에 게이트 전극을 형성하는 단계와,상기 게이트 전극 양측부의 노출된 반도체 기판에 LDD 영역을 형성하는 단계;상기 LDD 영역 하부의 반도체 기판에 상기 LDD 영역에 주입된 이온과 반대형의 이온이 주입된 포켓영역을 형성하는 단계와,상기 게이트 전극의 양측벽에 스페이서를 형성한 후 노출된 부분의 반도체 기판에 불순물 이온을 주입하고 열처리하여 LDD 구조를 갖는 접합영역의 형성을 완료하는 단계와,상기 게이트 전극 및 접합영역의 표면부에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 감광막은 1000 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 300 내지 1000Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 2000 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 LDD 이온은 5.0E13 내지 2.0E15 원자/㎠의 도즈량으로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 포켓영역에는 5.0E11 내지 2.0E13 원자/㎠의 도즈량으로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 포켓영역은 경사 이온 주입법으로 형성되며, 이온은 30 내지 45°의 각으로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 접합영역에는 2.0E15 내지 5.0E15 원자/㎠ 도즈량의 이온이 10 내지 200KeV의 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리사이드층은 금속을 증착한 후 1차 열처리하여 실리콘과 반응하도록 하는 단계와,미반응에 의해 잔류되는 금속을 제거한 후 2차 열처리하여 안정화시키는 단계에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 금속은 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 1차 열처리는 250 내지 550℃ 온도의 질소(N2) 분위기에서 30 내지 60초동안 급속 열처리 방식으로 진행되며, 상기 2차 열처리는 750 내지 800℃의 온도에서 20 내지 40초동안 진행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 미반응된 금속은 50±5℃ 온도의 SC-1 용액으로 10 내지 15분간 1차 제거한 후 50±5℃ 온도의 SC-2 용액으로 10 내지 15분간 2차 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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