JPH1167787A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167787A JPH1167787A JP9229511A JP22951197A JPH1167787A JP H1167787 A JPH1167787 A JP H1167787A JP 9229511 A JP9229511 A JP 9229511A JP 22951197 A JP22951197 A JP 22951197A JP H1167787 A JPH1167787 A JP H1167787A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】
【課題】 安定したプロセス処理が可能となり、低オン
抵抗化、低入力容量化が達成できる縦型MOSFET等の半導
体装置の製造方法を提供する。 【解決手段】 半導体基板の表面にチャネル層１２を形
成し、半導体基板の表面からチャネル層１２よりも深い
複数のトレンチ溝１３を形成し、トレンチ溝１３内にゲ
ート電極１５を形成し、複数のトレンチ溝１３間にボデ
ィ層１７とトレンチ溝１３に隣接してソース層１６とを
形成する。
抵抗化、低入力容量化が達成できる縦型MOSFET等の半導
体装置の製造方法を提供する。 【解決手段】 半導体基板の表面にチャネル層１２を形
成し、半導体基板の表面からチャネル層１２よりも深い
複数のトレンチ溝１３を形成し、トレンチ溝１３内にゲ
ート電極１５を形成し、複数のトレンチ溝１３間にボデ
ィ層１７とトレンチ溝１３に隣接してソース層１６とを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にトレンチ構造を有する縦型のMOSFETの製
造方法に関する。
法に係り、特にトレンチ構造を有する縦型のMOSFETの製
造方法に関する。
【０００２】
【従来の技術】最近の縦型MOSFETにおいては、構造的に
低オン抵抗特性が得やすいことから、トレンチ溝内にゲ
ート電極を埋め込んだ構造のいわゆるトレンチ型が注目
されている。このようなトレンチ型構造を有する縦型MO
SFETは、例えば特開平４−１４６６７４号公報、特開平
５−３３５５８２号公報などにその構造及び製造工程の
概略が開示されている。
低オン抵抗特性が得やすいことから、トレンチ溝内にゲ
ート電極を埋め込んだ構造のいわゆるトレンチ型が注目
されている。このようなトレンチ型構造を有する縦型MO
SFETは、例えば特開平４−１４６６７４号公報、特開平
５−３３５５８２号公報などにその構造及び製造工程の
概略が開示されている。
【０００３】このような縦型MOSFETの構造の一例を、図
８を参照して説明する。表面にｐ−型チャネル層１２を
有し、その下部にｎ−型ドレイン層１１ａ、ｎ＋型ドレ
イン層１１ｂとを有する半導体基板に、多数のトレンチ
溝１３がｐ−型チャネル層１２を超えてｎ−型ドレイン
層１１ａに達する深さに形成されている。そのトレンチ
溝１３の表面にはゲート酸化膜１４が形成され、更にそ
の内部は多結晶シリコン等からなるゲート電極１５が埋
設されている。そしてチャネル層１２の表面には隣接す
るトレンチ溝１３の略中間にｐ＋型のボディ層１７が配
設されている。そしてボディ層１７とトレンチ溝１３と
にそれぞれ隣接してｎ＋＋型のソース層１６が設けられ
ている。ゲート電極１５上には絶縁層１８が配設され、
セル領域の全面にアルミ等の金属電極１９が設けられ、
この絶縁層１８がゲート電極１５と金属電極１９とを絶
縁分離している。そして、金属電極１９がソース層１６
とボディ層１７とにオーミック接触するように構成され
ている。
８を参照して説明する。表面にｐ−型チャネル層１２を
有し、その下部にｎ−型ドレイン層１１ａ、ｎ＋型ドレ
イン層１１ｂとを有する半導体基板に、多数のトレンチ
溝１３がｐ−型チャネル層１２を超えてｎ−型ドレイン
層１１ａに達する深さに形成されている。そのトレンチ
溝１３の表面にはゲート酸化膜１４が形成され、更にそ
の内部は多結晶シリコン等からなるゲート電極１５が埋
設されている。そしてチャネル層１２の表面には隣接す
るトレンチ溝１３の略中間にｐ＋型のボディ層１７が配
設されている。そしてボディ層１７とトレンチ溝１３と
にそれぞれ隣接してｎ＋＋型のソース層１６が設けられ
ている。ゲート電極１５上には絶縁層１８が配設され、
セル領域の全面にアルミ等の金属電極１９が設けられ、
この絶縁層１８がゲート電極１５と金属電極１９とを絶
縁分離している。そして、金属電極１９がソース層１６
とボディ層１７とにオーミック接触するように構成され
ている。
【０００４】係る構造の縦型MOSFETにおいては、ｎ型半
導体基板のドレイン層１１ａ，１１ｂとｎ＋＋型のソー
ス層１６との間に、ゲート電極１５に所定の閾値以上の
電圧を与えることでｐ−型のチャネル層１２内のトレン
チ溝に沿ってｎ型の反転層が形成され、電流路が形成さ
れる。これにより縦型MOSFETのソース・ドレイン間がオ
ン状態となり、ゲート電極１５の電圧を閾値以下とする
ことで、チャネル層１２のｎ型の反転層がなくなり、縦
型MOSFETのソース・ドレイン間がオフ状態となる。係る
縦型MOFSETによれば、トレンチ溝１３に沿って縦型の電
流路が形成されることから、プレーナ型の縦型MOSFETと
比較して、電流路の面積が格段に拡大され、そのオン抵
抗を小さくすることができるという利点が生じる。
導体基板のドレイン層１１ａ，１１ｂとｎ＋＋型のソー
ス層１６との間に、ゲート電極１５に所定の閾値以上の
電圧を与えることでｐ−型のチャネル層１２内のトレン
チ溝に沿ってｎ型の反転層が形成され、電流路が形成さ
れる。これにより縦型MOSFETのソース・ドレイン間がオ
ン状態となり、ゲート電極１５の電圧を閾値以下とする
ことで、チャネル層１２のｎ型の反転層がなくなり、縦
型MOSFETのソース・ドレイン間がオフ状態となる。係る
縦型MOFSETによれば、トレンチ溝１３に沿って縦型の電
流路が形成されることから、プレーナ型の縦型MOSFETと
比較して、電流路の面積が格段に拡大され、そのオン抵
抗を小さくすることができるという利点が生じる。
【０００５】次に、係る従来の縦型MOSFETの製造方法の
概略について説明する。まず表面にｎ−層１１ａを有す
るｎ＋型の半導体基板１１ｂを準備し、そのセル領域と
なる部分の表面にｐ−型のチャネル層１２を、例えばイ
オン注入等により形成する。そして次にｐ＋型のボディ
層１７及びｎ＋＋型のソース層１６を、同様に例えばイ
オン注入等により形成する。そして次にソース層１６の
略中央部分を貫通するように、チャネル層１２からドレ
イン層１１ａの深さに達するトレンチ溝１３を形成す
る。
概略について説明する。まず表面にｎ−層１１ａを有す
るｎ＋型の半導体基板１１ｂを準備し、そのセル領域と
なる部分の表面にｐ−型のチャネル層１２を、例えばイ
オン注入等により形成する。そして次にｐ＋型のボディ
層１７及びｎ＋＋型のソース層１６を、同様に例えばイ
オン注入等により形成する。そして次にソース層１６の
略中央部分を貫通するように、チャネル層１２からドレ
イン層１１ａの深さに達するトレンチ溝１３を形成す
る。
【０００６】そしてトレンチ溝１３の内部にゲート酸化
膜を形成し、多結晶シリコン膜を全面に被着して、エッ
チバックすることによりトレンチ溝に埋設したゲート電
極１５を形成する。そして絶縁膜１８を被着し、ホトリ
ソグラフィによりソース層１６及びボディ層１７の上部
の絶縁膜を開口し、アルミ等の金属膜を被着し、ホトリ
ソグラフィにより金属電極１９をセル領域の全面に形成
する。更にｎ＋型ドレイン層１１ｂの半導体基板の裏面
に裏張りの金属電極を設け、縦型MOFSETの主要な構造が
完成する。
膜を形成し、多結晶シリコン膜を全面に被着して、エッ
チバックすることによりトレンチ溝に埋設したゲート電
極１５を形成する。そして絶縁膜１８を被着し、ホトリ
ソグラフィによりソース層１６及びボディ層１７の上部
の絶縁膜を開口し、アルミ等の金属膜を被着し、ホトリ
ソグラフィにより金属電極１９をセル領域の全面に形成
する。更にｎ＋型ドレイン層１１ｂの半導体基板の裏面
に裏張りの金属電極を設け、縦型MOFSETの主要な構造が
完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、係る従
来の縦型MOFSETの製造方法は、以下に述べる問題点があ
る。第一に、ｎ＋＋型のソース層１６を形成してからト
レンチ溝１３を形成し、その後トレンチ溝形成に伴う結
晶欠陥層等を酸化膜の形成及び除去により処理するため
のダミー酸化のための熱処理、ゲート酸化膜の形成のた
めの熱処理、CVD等によるゲート電極１５の形成のため
の熱処理等の、各種の熱処理が必要である。このためこ
れらの熱処理により、ｎ＋＋型のソース層１６が再拡散
し、ドレイン層１１ａとの間にショートチャネル状態と
なり、ソース・ドレイン間のリーク電流が大きくなると
いう問題がある。
来の縦型MOFSETの製造方法は、以下に述べる問題点があ
る。第一に、ｎ＋＋型のソース層１６を形成してからト
レンチ溝１３を形成し、その後トレンチ溝形成に伴う結
晶欠陥層等を酸化膜の形成及び除去により処理するため
のダミー酸化のための熱処理、ゲート酸化膜の形成のた
めの熱処理、CVD等によるゲート電極１５の形成のため
の熱処理等の、各種の熱処理が必要である。このためこ
れらの熱処理により、ｎ＋＋型のソース層１６が再拡散
し、ドレイン層１１ａとの間にショートチャネル状態と
なり、ソース・ドレイン間のリーク電流が大きくなると
いう問題がある。
【０００８】また第二に、ｎ＋＋型のソース層１６を形
成後にトレンチ溝１３を形成し、そのトレンチ溝の内部
にゲート電極１５をエッチバックにより埋設することか
ら、多結晶シリコン膜からなるゲート電極がソース層１
６の拡散深さに対して深くエッチバックされたときに、
ゲート電極１５の上端がソース層１６の下端から離れて
しまい、重なる部分が無くなるという問題が生じる。こ
れにより縦型MOSFETの閾値が高くなり、製造歩留まりが
低下する等の問題が生じる。
成後にトレンチ溝１３を形成し、そのトレンチ溝の内部
にゲート電極１５をエッチバックにより埋設することか
ら、多結晶シリコン膜からなるゲート電極がソース層１
６の拡散深さに対して深くエッチバックされたときに、
ゲート電極１５の上端がソース層１６の下端から離れて
しまい、重なる部分が無くなるという問題が生じる。こ
れにより縦型MOSFETの閾値が高くなり、製造歩留まりが
低下する等の問題が生じる。
【０００９】本発明は上述した事情に鑑みて為されたも
ので、安定したプロセス処理が可能となり、低オン抵抗
化、低入力容量化が達成できる縦型MOSFET等の半導体装
置の製造方法を提供することを目的とする。
ので、安定したプロセス処理が可能となり、低オン抵抗
化、低入力容量化が達成できる縦型MOSFET等の半導体装
置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面にチャネル層を形成し、前
記半導体基板の表面から前記チャネル層よりも深い複数
のトレンチ溝を形成し、前記トレンチ溝内にゲート電極
を形成し、前記複数のトレンチ溝間にボディ層と前記ト
レンチ溝に隣接してソース層とを形成することを特徴と
する。
造方法は、半導体基板の表面にチャネル層を形成し、前
記半導体基板の表面から前記チャネル層よりも深い複数
のトレンチ溝を形成し、前記トレンチ溝内にゲート電極
を形成し、前記複数のトレンチ溝間にボディ層と前記ト
レンチ溝に隣接してソース層とを形成することを特徴と
する。
【００１１】また、前記ボディ層とソース層との形成
は、まずソース層を前記基板のセル部分の全面に形成
し、該全面に形成したソース層上にボディ層となる部分
に開口を有するレジストマスク層を形成し、該開口より
前記ソース層をエッチングして選択的に除去し、更に該
開口より不純物を注入してボディ層を形成することを特
徴とする。
は、まずソース層を前記基板のセル部分の全面に形成
し、該全面に形成したソース層上にボディ層となる部分
に開口を有するレジストマスク層を形成し、該開口より
前記ソース層をエッチングして選択的に除去し、更に該
開口より不純物を注入してボディ層を形成することを特
徴とする。
【００１２】上述した請求項１に記載の本発明によれ
ば、半導体基板の表面にトレンチ溝を形成し、該トレン
チ溝内にゲート電極を埋設し、その後半導体基板の表面
にボディ層及びソース層を形成することから、ソース層
をゲート電極に対してセルフアラインでトレンチ溝内の
ゲート電極上端部と重なるように形成することができ
る。そして、ソース層の形成後には、高温の熱処理工程
が必要ないことから、従来技術のようなソース層の再拡
散によるショートチャネル効果等を引き起こすことな
く、ソース・ドレイン間のリーク電流の発生を防止する
ことができる。又、ゲート電極の形成後にソース層を該
ゲート電極に対してセルフアラインで形成することか
ら、ゲート電極が深くエッチバックされた場合にも、ト
レンチ溝側壁のゲート電極上端の位置に対してソース層
の下端位置が重なるように位置合わせされて形成され
る。係るトレンチ溝側壁のソース層のセルフアラインに
よる形成により、ゲート電極上端がソース層下端から離
れることにより閾値が高くなるという問題が防止され、
これに伴う製造歩留まりの低下等を防止することができ
る。
ば、半導体基板の表面にトレンチ溝を形成し、該トレン
チ溝内にゲート電極を埋設し、その後半導体基板の表面
にボディ層及びソース層を形成することから、ソース層
をゲート電極に対してセルフアラインでトレンチ溝内の
ゲート電極上端部と重なるように形成することができ
る。そして、ソース層の形成後には、高温の熱処理工程
が必要ないことから、従来技術のようなソース層の再拡
散によるショートチャネル効果等を引き起こすことな
く、ソース・ドレイン間のリーク電流の発生を防止する
ことができる。又、ゲート電極の形成後にソース層を該
ゲート電極に対してセルフアラインで形成することか
ら、ゲート電極が深くエッチバックされた場合にも、ト
レンチ溝側壁のゲート電極上端の位置に対してソース層
の下端位置が重なるように位置合わせされて形成され
る。係るトレンチ溝側壁のソース層のセルフアラインに
よる形成により、ゲート電極上端がソース層下端から離
れることにより閾値が高くなるという問題が防止され、
これに伴う製造歩留まりの低下等を防止することができ
る。
【００１３】又、請求項２に記載の本発明によれば、ソ
ース層形成のためのホトリソグラフィの工程が不要とな
り、これにより工程の簡素化を図ることができる。
ース層形成のためのホトリソグラフィの工程が不要とな
り、これにより工程の簡素化を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図７を参照して説明する。
て、図１乃至図７を参照して説明する。
【００１５】まず、従来の技術と同様に表面にドレイン
層となるｎ−層１１ａを有するｎ＋型の半導体基板１１
ｂを用意する。そしてその基板表面に酸化膜層を形成す
る。次に、ガードリング形成のためのレジストマスクパ
ターンを形成し、ｐ型不純物をイオン注入することで、
チップの周辺部にガードリング層を形成する。次にガー
ドリングの更にチップの外周にアニュラ層を形成する。
これはホトリソグラフィの工程により前記酸化膜に開口
を形成し、リン等のｎ型不純物をイオン注入又は拡散す
ることにより形成する。
層となるｎ−層１１ａを有するｎ＋型の半導体基板１１
ｂを用意する。そしてその基板表面に酸化膜層を形成す
る。次に、ガードリング形成のためのレジストマスクパ
ターンを形成し、ｐ型不純物をイオン注入することで、
チップの周辺部にガードリング層を形成する。次にガー
ドリングの更にチップの外周にアニュラ層を形成する。
これはホトリソグラフィの工程により前記酸化膜に開口
を形成し、リン等のｎ型不純物をイオン注入又は拡散す
ることにより形成する。
【００１６】次に図１に示すようにセル領域部分の全面
にチャネル層１２となるｐ−型の拡散層を例えばイオン
注入により形成する。これは酸化膜を全面に形成した後
に、前記酸化膜のセル領域となる部分に開口部を設け、
例えばｐ型不純物であるボロンをイオン注入することで
形成する。
にチャネル層１２となるｐ−型の拡散層を例えばイオン
注入により形成する。これは酸化膜を全面に形成した後
に、前記酸化膜のセル領域となる部分に開口部を設け、
例えばｐ型不純物であるボロンをイオン注入することで
形成する。
【００１７】そして次に図２に示すようにトレンチ溝１
３をチャネル層１２を貫通してドレイン層１１ａに達す
る深さまで半導体基板をエッチングすることにより形成
する。これは前記セル領域の全面に形成された酸化膜に
ホトリソグラフィの工程により開口を設け、その開口か
ら異方性のガスエッチングをすることでトレンチ溝１３
を形成する。そしてシリコン基板のトレンチ溝形成によ
る欠陥層を除去するために、まずダミー酸化によりトレ
ンチ溝内部に酸化膜層を形成する。そしてその酸化膜層
を除去することによりトレンチ溝形成に伴う欠陥層を除
去する。
３をチャネル層１２を貫通してドレイン層１１ａに達す
る深さまで半導体基板をエッチングすることにより形成
する。これは前記セル領域の全面に形成された酸化膜に
ホトリソグラフィの工程により開口を設け、その開口か
ら異方性のガスエッチングをすることでトレンチ溝１３
を形成する。そしてシリコン基板のトレンチ溝形成によ
る欠陥層を除去するために、まずダミー酸化によりトレ
ンチ溝内部に酸化膜層を形成する。そしてその酸化膜層
を除去することによりトレンチ溝形成に伴う欠陥層を除
去する。
【００１８】そして、セル領域の酸化膜を全て除去し、
その後ゲート酸化を行うことで、トレンチ溝１３の内部
にゲート酸化膜層１４を形成する。次に、多結晶シリコ
ン膜をCVDにより全面に被着することで、トレンチ溝１
３の内部を多結晶シリコンで埋め込む。そして、多結晶
シリコン膜にリン又はボロンをドープし、多結晶シリコ
ン膜を導電層化する。次に例えば等方性のガスエッチン
グにより、多結晶シリコンをエッチバックする。そして
シリコン基板表面が露出した段階で多結晶シリコンのエ
ッチングを停止することで、図３に示すようにトレンチ
溝内に埋め込まれたゲート電極１５を形成する。
その後ゲート酸化を行うことで、トレンチ溝１３の内部
にゲート酸化膜層１４を形成する。次に、多結晶シリコ
ン膜をCVDにより全面に被着することで、トレンチ溝１
３の内部を多結晶シリコンで埋め込む。そして、多結晶
シリコン膜にリン又はボロンをドープし、多結晶シリコ
ン膜を導電層化する。次に例えば等方性のガスエッチン
グにより、多結晶シリコンをエッチバックする。そして
シリコン基板表面が露出した段階で多結晶シリコンのエ
ッチングを停止することで、図３に示すようにトレンチ
溝内に埋め込まれたゲート電極１５を形成する。
【００１９】次に、図４に示すようにｐ＋型のボディ層
１７を形成する。これはボディ層となる部分にホトリソ
グラフィの工程によりレジストマスクの開口を形成し、
例えばボロンをイオン注入することによりｐ＋型のボデ
ィ層１７を形成する。次に再びホトリソグラフィの工程
によりソース層となる部分にレジストマスクの開口を形
成し、例えば砒素（As）をイオン注入することでｎ＋＋
型のソース層１６を形成する。
１７を形成する。これはボディ層となる部分にホトリソ
グラフィの工程によりレジストマスクの開口を形成し、
例えばボロンをイオン注入することによりｐ＋型のボデ
ィ層１７を形成する。次に再びホトリソグラフィの工程
によりソース層となる部分にレジストマスクの開口を形
成し、例えば砒素（As）をイオン注入することでｎ＋＋
型のソース層１６を形成する。
【００２０】このソース層１６は、トレンチ溝１３に埋
め込まれたゲート電極１５の上端部をマスクとしてイオ
ン注入により形成されるので、図示するように半導体基
板表面のみならずトレンチ溝の側面に対してゲート電極
に対してセルフアラインで拡散層が形成される。これに
よりトレンチ溝１３内のゲート電極上端部で、ソース層
が自動的に重なるように形成されるので、縦型MOSFETの
閾値電圧等の特性のバラツキを少なくして、プロセスを
安定なものとすることができる。
め込まれたゲート電極１５の上端部をマスクとしてイオ
ン注入により形成されるので、図示するように半導体基
板表面のみならずトレンチ溝の側面に対してゲート電極
に対してセルフアラインで拡散層が形成される。これに
よりトレンチ溝１３内のゲート電極上端部で、ソース層
が自動的に重なるように形成されるので、縦型MOSFETの
閾値電圧等の特性のバラツキを少なくして、プロセスを
安定なものとすることができる。
【００２１】次にＮＳＧ／ＢＰＳＧ等の絶縁膜を基板全
面に被着し、ホトリソグラフィの工程により基板表面の
ソース層及びボディ層を露出するようにその絶縁膜をエ
ッチングすることで開口を設ける。従って、トレンチ溝
１３内のゲート電極１５を被覆するように絶縁層１８が
形成される。そして、アルミ等の金属材料をスパッタリ
ングすることで、基板の全面に被着し、ホトリソグラフ
ィの工程によりパターニングして、アロイすることで、
セル領域部分の全面にソース電極となる金属電極層１９
を形成する。更にチップ全面にパッシベーション膜を被
着し、又、半導体基板１１ｂの裏面に裏張り電極を形成
することで、ウェハ段階の縦型MOSFETが完成する。
面に被着し、ホトリソグラフィの工程により基板表面の
ソース層及びボディ層を露出するようにその絶縁膜をエ
ッチングすることで開口を設ける。従って、トレンチ溝
１３内のゲート電極１５を被覆するように絶縁層１８が
形成される。そして、アルミ等の金属材料をスパッタリ
ングすることで、基板の全面に被着し、ホトリソグラフ
ィの工程によりパターニングして、アロイすることで、
セル領域部分の全面にソース電極となる金属電極層１９
を形成する。更にチップ全面にパッシベーション膜を被
着し、又、半導体基板１１ｂの裏面に裏張り電極を形成
することで、ウェハ段階の縦型MOSFETが完成する。
【００２２】尚、上述した実施の形態ではソース層及び
ボディ層の形成はそれぞれマスクを用いた二回のホトリ
ソグラフィの工程により行なわれていたが、これを一回
のホトリソグラフィの工程で行うこともできる。即ち、
本発明の第二実施形態によれば、図６に示すようにゲー
ト電極の形成後、セル領域部分の全面にマスクなしでｎ
＋型のソース層１６を全面に形成する。そしてボディ層
を形成するマスクを用いて図６に点線で示すようにレジ
スト膜のマスクパターン２０を形成する。そして図１に
示すように、その開口部２０ａからガスエッチによりｎ
＋型のソース層１６をエッチングで除去する。そして更
にレジスト膜２０をマスクとしてｐ型の不純物をイオン
注入することにより、ボディ層１７を形成する。これに
より精密なマスク合わせを必要とするソース層のホトリ
ソグラフィの工程を省略して工程を簡素化することがで
きる。尚、この実施形態においても、ソース層１６の形
成前の工程、即ち、トレンチ溝にゲート電極を埋設する
工程までは、図１乃至図３に示す第一実施形態と同様で
ある。
ボディ層の形成はそれぞれマスクを用いた二回のホトリ
ソグラフィの工程により行なわれていたが、これを一回
のホトリソグラフィの工程で行うこともできる。即ち、
本発明の第二実施形態によれば、図６に示すようにゲー
ト電極の形成後、セル領域部分の全面にマスクなしでｎ
＋型のソース層１６を全面に形成する。そしてボディ層
を形成するマスクを用いて図６に点線で示すようにレジ
スト膜のマスクパターン２０を形成する。そして図１に
示すように、その開口部２０ａからガスエッチによりｎ
＋型のソース層１６をエッチングで除去する。そして更
にレジスト膜２０をマスクとしてｐ型の不純物をイオン
注入することにより、ボディ層１７を形成する。これに
より精密なマスク合わせを必要とするソース層のホトリ
ソグラフィの工程を省略して工程を簡素化することがで
きる。尚、この実施形態においても、ソース層１６の形
成前の工程、即ち、トレンチ溝にゲート電極を埋設する
工程までは、図１乃至図３に示す第一実施形態と同様で
ある。
【００２３】尚、トレンチ溝内にゲート電極を埋設して
から、そのゲート電極に対してセルフアラインでソース
層を形成するという本発明の工程は、縦型MOSFETに限定
されるものではなく、IGBT(Insulate Gate Bipolar Tra
nsister)にも同様に適用可能である。このように、以上
に説明したのは本発明の一実施の形態に過ぎないもので
あり、本発明の趣旨を逸脱することなく、このほかにも
種々の変形した実施の形態が考えられることは勿論のこ
とである。
から、そのゲート電極に対してセルフアラインでソース
層を形成するという本発明の工程は、縦型MOSFETに限定
されるものではなく、IGBT(Insulate Gate Bipolar Tra
nsister)にも同様に適用可能である。このように、以上
に説明したのは本発明の一実施の形態に過ぎないもので
あり、本発明の趣旨を逸脱することなく、このほかにも
種々の変形した実施の形態が考えられることは勿論のこ
とである。
【００２４】
【発明の効果】以上に説明したように本発明は、トレン
チ型の縦型MOSFETの製造方法において、最初にトレンチ
溝及びその溝内に埋設したゲート電極を形成し、その後
ソース層をゲート電極に対してセルフアラインで形成す
るようにしたものである。これによりソース層はその形
成後に高温の熱処理の工程が必要ないので、ソース層が
再拡散してショートチャネル効果を生じ、ソース・ドレ
イン間にリーク電流不良を発生するという問題が防止さ
れる。そしてトレンチ溝内のゲート電極上端部に対して
セルフアラインでソース層を重ねて形成することができ
るので、MOSFETの閾値電圧等の特性が安定化して、製造
歩留低下等の問題を回避することができる。更に、オン
抵抗が減少し、且つ拡散深さ方向の制御が容易となるの
で、これによりゲート電極の入力容量Ｃissを低減する
ことが可能となる。
チ型の縦型MOSFETの製造方法において、最初にトレンチ
溝及びその溝内に埋設したゲート電極を形成し、その後
ソース層をゲート電極に対してセルフアラインで形成す
るようにしたものである。これによりソース層はその形
成後に高温の熱処理の工程が必要ないので、ソース層が
再拡散してショートチャネル効果を生じ、ソース・ドレ
イン間にリーク電流不良を発生するという問題が防止さ
れる。そしてトレンチ溝内のゲート電極上端部に対して
セルフアラインでソース層を重ねて形成することができ
るので、MOSFETの閾値電圧等の特性が安定化して、製造
歩留低下等の問題を回避することができる。更に、オン
抵抗が減少し、且つ拡散深さ方向の制御が容易となるの
で、これによりゲート電極の入力容量Ｃissを低減する
ことが可能となる。
【図１】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図２】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図３】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図４】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図５】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図６】本発明の第二実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図７】本発明の第二実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図８】従来の縦型MOSFETの断面構造の一例を示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 洋明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 半導体基板の表面にチャネル層を形成
し、前記半導体基板の表面から前記チャネル層よりも深
い複数のトレンチ溝を形成し、前記トレンチ溝内にゲー
ト電極を形成し、前記複数のトレンチ溝間にボディ層と
前記トレンチ溝に隣接してソース層とを形成することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ボディ層とソース層との形成は、ま
ずソース層を前記基板のセル部分の全面に形成し、該全
面に形成したソース層上にボディ層となる部分に開口を
有するレジストマスク層を形成し、該開口より前記ソー
ス層をエッチングして選択的に除去し、更に該開口より
不純物を注入してボディ層を形成することを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951197A JP3281844B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
| US09/138,617 US5970344A (en) | 1997-08-26 | 1998-08-24 | Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951197A JP3281844B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167787A true JPH1167787A (ja) | 1999-03-09 |
| JP3281844B2 JP3281844B2 (ja) | 2002-05-13 |
Family
ID=16893330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22951197A Expired - Fee Related JP3281844B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5970344A (ja) |
| JP (1) | JP3281844B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418721B1 (ko) * | 2001-06-29 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP2004523095A (ja) * | 2000-03-31 | 2004-07-29 | ゼネラル セミコンダクター，インク． | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 |
| US7413954B2 (en) | 2004-09-27 | 2008-08-19 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device and manufacturing method of the same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706604B2 (en) * | 1999-03-25 | 2004-03-16 | Hitachi, Ltd. | Method of manufacturing a trench MOS gate device |
| US6316806B1 (en) * | 1999-03-31 | 2001-11-13 | Fairfield Semiconductor Corporation | Trench transistor with a self-aligned source |
| JP3524850B2 (ja) | 2000-08-03 | 2004-05-10 | 三洋電機株式会社 | 絶縁ゲート型電界効果半導体装置 |
| US6818946B1 (en) * | 2000-08-28 | 2004-11-16 | Semiconductor Components Industries, L.L.C. | Trench MOSFET with increased channel density |
| GB0022149D0 (en) * | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
| KR100400079B1 (ko) * | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
| TWI256134B (en) * | 2005-04-21 | 2006-06-01 | Pyramis Holding Ltd | Power semiconductor device with L-shaped source region |
| JP2013058575A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN108321188B (zh) * | 2017-01-18 | 2021-02-09 | 中芯国际集成电路制造(上海)有限公司 | 绝缘栅双极型晶体管及其形成方法 |
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| WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
| JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
| JPH0936362A (ja) * | 1995-07-21 | 1997-02-07 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
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| US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
| US5688725A (en) * | 1994-12-30 | 1997-11-18 | Siliconix Incorporated | Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance |
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-
1997
- 1997-08-26 JP JP22951197A patent/JP3281844B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-24 US US09/138,617 patent/US5970344A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5970344A (en) | 1999-10-19 |
| JP3281844B2 (ja) | 2002-05-13 |
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