KR100400079B1 - 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 - Google Patents

트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100400079B1
KR100400079B1 KR10-2001-0062350A KR20010062350A KR100400079B1 KR 100400079 B1 KR100400079 B1 KR 100400079B1 KR 20010062350 A KR20010062350 A KR 20010062350A KR 100400079 B1 KR100400079 B1 KR 100400079B1
Authority
KR
South Korea
Prior art keywords
trench
spacer layer
film
pattern
forming
Prior art date
Application number
KR10-2001-0062350A
Other languages
English (en)
Other versions
KR20030032118A (ko
Inventor
박일용
김종대
김상기
구진근
이대우
노태문
양일석
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2001-0062350A priority Critical patent/KR100400079B1/ko
Priority to US10/071,127 priority patent/US6852597B2/en
Publication of KR20030032118A publication Critical patent/KR20030032118A/ko
Application granted granted Critical
Publication of KR100400079B1 publication Critical patent/KR100400079B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법에 따르면, 먼저 제1 도전형의 고농도 반도체 기판 위에 제1 도전형의 저농도 에피택셜층 및 제2 도전형의 바디 영역을 순차적으로 형성하고, 바디 영역 위의 산화막 패턴을 식각 마스크로 제1 트랜치를 형성한다. 산화막 패턴을 이온 주입 마스크로 제2 도전형의 고농도 바디 컨택 영역을 형성한다. 제1 트랜치의 내벽 및 산화막 패턴의 측벽을 덮는 제1 스페이서막을 형성하고, 산화막 패턴 및 제1 스페이서막을 식각 마스크로 제2 트랜치를 형성한다. 산화막 패턴 및 제1 스페이서막을 이온 주입 마스크로 제1 도전형의 고농도 소스 영역을 형성한다. 제2 트랜치의 내벽 및 제1 스페이서막의 측벽을 덮는 제2 스페이서막을 형성하고, 산화막 패턴, 제1 스페이서막 및 제2 스페이서막을 식각 마스크로 제3 트랜치를 형성한다. 제3 트랜치 내에 게이트 절연막을 형성하고, 게이트 절연막 내에 게이트 도전막 패턴을 형성한다. 게이트 도전막 패턴 위에 산화막을 형성하고, 제1 스페이서막 및 제2 스페이서막을 제거한다. 그리고 소스 영역 및 바디 컨택 영역과 전기적으로 접촉되도록 제1 금속 전극막과, 게이트 도전막 패턴과 전기적으로 접촉되도록 제2 금속 전극막과, 그리고 반도체 기판과 전기적으로 접촉되도록 제3 금속 전극막을 형성한다.

Description

트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법{Method for fabricating trench-gated power semiconductor device}
본 발명은 전력용 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법에 관한 것이다.
최근 트랜치 게이트 구조를 사용하고 있는 전력용 반도체 소자가 많이 사용되고 있는 추세이다. 이는 트랜치 게이트 구조를 채용함으로써, 기존의 플래너 구조에서 존재하는 JFET(Junction Field Effect Transistor) 효과가 제거되며, 셀 폭을 줄여 소자의 집적도를 향상시킴으로써 온-저항을 감소시킬 수 있다는 이점들이 제공된다. 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 경우, 온 저항은 소스 영역과 바디 영역이 트랜치 폭과 같은 크기로 형성되는 경우 최소화시킬 수 있다. 트랜치 폭이 1㎛ 이하인 트랜치를 제조하는 것은, 현재의 기술 수준에서 크게 어려운 일을 아니지만, 소스 영역과 바디 영역의 크기는 소스 컨택 및 바디 컨택을 위한 개구부의 크기에 의해 결정되므로 현재의 리소그라피 기술 수준을 감안하면 그 정렬 오차가 대략 2-5㎛에 이른다. 이와 같이 소스 컨택 및 바디 컨택을 위한 개구부 크기를 감소하기 위하여 여러 가지 방법들이 제안된 바 있다.
도 1a 내지 도 1f는 이와 같은 방법들 중의 하나로서, 종래의 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1a에 도시된 바와 같이, n+형 실리콘 기판(100) 위에 n-형 에피택셜층(102)을 형성한다. n-형 에피택셜층(102) 위에 얇은 두께의 패드 산화막(104), 질화막(106) 및 저온 산화막(108)을 순차적으로 형성한다. 다음에 도 1b에 도시된 바와 같이, 소정의 마스크막 패턴, 예컨대 포토레지스트막 패턴(미도시)을 식각 마스크로 저온 산화막(108), 질화막(106), 패드 산화막(104) 및 실리콘 기판(100)을 순차적으로 식각하여, 실리콘 기판(100)의 일정 깊이까지 패인 트랜치(110)를 형성한다. 트랜치(110)를 형성한 후 상기 포토레지스트막 패턴을 제거한다. 다음에 도 1c에 도시된 바와 같이, 트랜치(110) 내벽에 게이트 절연막(112)을 형성하고, 트랜치(110) 내부를 완전히 채우도록 게이트 도전막(114)을 형성한다. 다음에 도 1d에 도시된 바와 같이, 게이트 도전막(114)을 에치 백하여 실리콘 기판(100) 상부 표면까지 식각한 후에 게이트 도전막(114) 상부에 산화막(116)을 형성한다. 다음에 이 산화막(116)을 이온 주입 마스크로 한 p형 불순물 이온을 주입한 후에 확산 공정을 수행하여 p-형 바디 영역(118)을 형성한다. 다음에 소정의 마스크막 패턴(미도시) 및 산화막(116)을 이온 주입 마스크로 한 n+형 불순물 이온을 주입한 후에 확산 공정을 수행하여 n+형 소스 영역(120)을 형성한다. n+형 소스 영역(120)을 형성한 후에는 상기 마스크막 패턴을 제거한다. 다음에 도 1e에 도시된 바와 같이, 산화막(116) 측벽에 스페이서막(122)을 형성하고, 이 스페이서막(122)과 산화막(116)을 이온 주입 마스크로 한 p+형 불순물 이온을 주입한 후에 확산 공정을 수행하여 p+형 바디 컨택 영역(124)을 형성한다. 다음에 도 1f에 도시된 바와 같이, n+형 소스 영역(120) 및 p+형 바디 컨택 영역(124) 표면을 노출시킨 후에 금속막을 적층하여 소스 전극(126)을 형성한다. 이어서 도면에 나타내지는 않았지만, 실리콘 기판(100) 배면에도 금속막을 적층하여 드레인 전극(미도시)을 형성한다.
이와 같은 전력용 반도체 소자의 제조 방법은 자기 정렬 방식으로 소스 영역과 바디 컨택 영역을 형성함으로써, 그 제조 공정 측면에서 비교적 적은 수(5개)의 마스크가 필요할 뿐이고, 또한 셀 집적도를 높이고 전류 구동 능력 및 온 저항 특성을 향상시킬 수 있다. 그러나 최근 들어 트랜치 게이트 구조의 전력용 반도체 소자의 셀 크기가 점점 줄어들어서 셀 집적도가 매우 증가하는 추세에 있으며, 더욱이 스페이서막(122)의 폭과 수평 확산된 n+형 소스 영역(120) 및 p+형 바디 컨택영역(124)의 길이의 제한으로 인하여 전체 셀 폭을 감소시키는데는 한계가 있다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 적은 수의 마스크막을 사용하면서 소스 영역과 바디 컨택 영역의 길이를 감소시켜 셀 집적도를 향상시킬 수 있는 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1f는 종래의 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 2a 내지 도 2j는 본 발명에 따른 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법에 의하면, 제1 도전형의 고농도 반도체 기판 위에 제1 도전형의 저농도 에피택셜층 및 제2 도전형의 바디 영역을 순차적으로 형성한다. 상기 바디 영역 위에 산화막 패턴을 형성한다. 상기 산화막 패턴을 식각 마스크로 상기 바디 영역의 제1 두께를 뚫는 제1 트랜치를 형성한다. 상기 산화막 패턴을 이온 주입 마스크로 한 불순물 이온 주입 공정을 수행하여 상기 제1 트랜치를 둘러싸는 제2 도전형의 고농도 바디 컨택 영역을 형성한다. 상기 제1 트랜치의 내벽 및 상기 산화막 패턴의 측벽을 덮는 제1 스페이서막을 형성한다. 상기 산화막 패턴 및 제1 스페이서막을 식각 마스크로 상기 바디 영역의 제1 두께보다 상대적으로 더 깊은 제2 두께를 뚫는 제2 트랜치를 형성한다. 상기 산화막 패턴 및 제1 스페이서막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 수행하여 상기 제2 트랜치를 둘러싸는 제1 도전형의 고농도 소스 영역을 형성한다. 상기 제2 트랜치의 내벽 및 상기 제1 스페이서막의 측벽을 덮는 제2 스페이서막을 형성한다.상기 산화막 패턴, 제1 스페이서막 및 제2 스페이서막을 식각 마스크로 상기 에피택셜층의 일부 두께를 뚫는 제3 트랜치를 형성한다. 상기 제3 트랜치 내에 게이트 절연막을 형성한다. 상기 게이트 절연막 내에 게이트 도전막 패턴을 형성한다. 상기 게이트 도전막 패턴 위에 산화막을 형성한다. 상기 제1 스페이서막 및 제2 스페이서막을 제거한다. 상기 소스 영역 및 상기 바디 컨택 영역과 전기적으로 접촉되도록 제1 금속 전극막을 형성한다. 상기 게이트 도전막 패턴과 전기적으로 접촉되도록 제2 금속 전극막을 형성한다. 그리고 상기 반도체 기판과 전기적으로 접촉되도록 제3 금속 전극막을 형성한다.
상기 실리콘 산화막 패턴은 대략 1000℃의 온도에서 대략 4500Å의 두께로 형성하는 것이 바람직하다.
상기 제1 스페이서막을 형성하는 단계는, 상기 제1 트랜치 및 상기 실리콘 산화막 패턴을 덮는 제1 스페이서막용 물질막을 형성하는 단계, 및 상기 제1 스페이서막용 물질막을 에치백하는 단계를 포함하는 것이 바람직하다.
상기 제2 스페이서막을 형성하는 단계는, 상기 제2 트랜치, 상기 제1 스페이서막 및 상기 실리콘 산화막 패턴을 덮는 제2 스페이서막용 물질막을 형성하는 단계, 및 상기 제2 스페이서막용 물질막을 에치백하는 단계를 포함하는 것이 바람직하다.
상기 제1 및 제2 스페이서막용 물질막으로 질화막을 사용할 수 있다. 상기 제1 및 제2 스페이서막용 물질막은 저압 화학 기상 증착 방법을 사용하여 형성하는 것이 바람직하다. 그리고 상기 제1 및 제2 스페이서막용 물질막을 에치백하는 단계는 플라즈마 이온 식각 방법을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2a 내지 도 2j는 본 발명에 따른 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2a를 참조하면, 드레인 영역으로 사용되는 n+형 반도체 기판, 예컨대 실리콘 기판(200) 위에 n-형 에피택셜층(202)을 성장시킨다. 상기 n+형 실리콘 기판(200)은 2-4Ω㎝의 비저항을 갖는 것을 사용하며, 상기 n-형 에피택셜층(202)은 대략 5㎛의 두께를 갖도록 한다. 다음에 n-형 에피택셜층(202)의 노출 표면 위에 얇은 두께의 산화막(미도시)을 형성하고, 이어서 p-형 불순물 이온, 예컨대 저농도의 BF2이온을 주입한 후 확산 공정을 수행하여 n-형 에피택셜층(202) 상부에 p-형 바디 영역(204)을 형성한다. 다음에 대략 1000℃의 온도에서 열산화 공정을 수행하여 대략 4500Å 두께의 실리콘 산화막을 성장시킨다. 다음에 제1 마스크막 패턴(미도시)을 이용한 실리콘 산화막 패터닝 공정을 수행하여 p-형 바디 영역(204)의 일부 표면을 노출시키는 실리콘 산화막 패턴(206)을 형성한다.
다음에 도 2b를 참조하면, 실리콘 산화막 패턴(206)을 식각 마스크로 한 식각 공정을 수행하여 p-형 바디 영역(204)을 대략 0.5㎛의 두께만큼 뚫는 제1 트랜치(208)를 형성한다. 이어서 상기 실리콘 산화막 패턴(206)을 이온 주입 마스크로 한 p+형 불순물 이온, 예컨대 고농도의 BF2이온을 주입한 후 확산시켜 p+바디 컨택 영역(210)을 형성한다.
다음에 도 2c를 참조하면, 제1 트랜치(208)의 내벽과 실리콘 산화막 패턴(206)의 측벽을 덮는 제1 스페이서막(212)을 형성한다. 제1 스페이서막(212)을 형성하기 위하여, 먼저 저압 화학 기상 증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 전면에 질화막을 형성한다. 다음에 플라즈마 이온 식각(plasma ion etching)법을 사용하여 질화막을 에치백(etch-back)하면 제1 스페이서막(212)이 만들어진다.
다음에 도 2d를 참조하면, 실리콘 산화막 패턴(206) 및 제1 스페이서막(212)을 식각 마스크로 한 식각 공정을 수행하여 제2 트랜치(214)를 형성한다. 이때 제2 트랜치(214)의 깊이는 p+형 바디 컨택 영역(210)의 하부가 완전히 관통될 정도의 깊이가 되도록 한다. 다음에 n+형 불순물 이온, 예컨대 고농도의 비소(As) 이온을 주입한 후 확산시켜 n+형 소스 영역(214)을 형성한다.
다음에 도 2e를 참조하면, 제2 트랜치(214)의 내벽과 제1 스페이서막(212)의 측벽을 덮는 제2 스페이서막(216)을 형성한다. 제2 스페이서막(216)을 형성하기위하여, 먼저 저압 화학 기상 증착(LPCVD)법을 사용하여 전면에 질화막을 형성한다. 다음에 플라즈마 이온 식각법을 사용하여 질화막을 에치백하면 제2 스페이서막(216)이 만들어진다.
다음에 도 2f를 참조하면, 실리콘 산화막 패턴(206), 제1 스페이서막(212) 및 제2 스페이서막(216)을 식각 마스크로 한 식각 공정을 수행하여 제3 트랜치(218)를 형성한다. 이때 제3 트랜치(218)의 깊이는 p-형 바디 영역(204)이 완전히 관통되어 n-형 에피택셜층(202)을 일정 깊이로 뚫는 정도의 깊이가 되도록 한다. 다음에 건식 산화 공정을 수행하여 제3 트랜치(218)의 내벽에 대략 500Å 두께의 게이트 산화막(220)을 형성한다.
다음에 도 2g를 참조하면, POCl3으로 도핑된 폴리실리콘막(222)을 증착한다. 상기 폴리실리콘막(222)은 제3 트랜치(218)를 완전히 채우는 동시에 실리콘 산화막 패턴(206), 제1 스페이서막(212) 및 제2 스페이서막(216) 상부까지 덮는다. 다음에 상기 폴리실리콘막(222) 상부에 질화막 패턴(224)을 형성한다. 질화막 패턴(224)을 형성하기 위하여, 먼저 저압 화학 기상 증착(LPCVD)법을 이용하여 폴리실리콘막(222) 위에 대략 1600Å 두께의 질화막을 형성한다. 다음에 이 질화막 위에 제2 마스크막 패턴(미도시)을 형성하고, 이 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 질화막 패턴(224)을 형성한다. 상기 질화막 패턴(224)은 소자의 가장 자리 부분, 즉 폴리실리콘막(222)의 전극 배선이 형성될 부분을 제외한 나머지 폴리실리콘막(222)의 표면을 노출시키는 개구부를 갖는다.
다음에 도 2h를 참조하면, 질화막 패턴(224)을 식각 마스크로 한 플라즈마 이온 식각 공정을 수행하여 노출된 폴리실리콘막(222)을 에치백하여 일부 폴리실리콘막(222)을 제외하고 모두 제거한다. 이때 남아 있는 폴리실리콘막(222)은, 게이트 도전막 패턴으로서, 트랜치 내부의 게이트 산화막(222)에 의해 둘러싸이되, 그 상부 표면이 n+형 소스 영역(214)의 바닥면보다 낮은 레벨이 되도록 한다. 다음에 산소 분위기에서의 열처리 공정을 수행하여 게이트 도전막 패턴으로서의 폴리실리콘막(222) 상부에 폴리 산화막(226)을 형성한다. 한편 이 폴리 산화막(226)은 게이트 전극 배선으로서의 폴리실리콘막(226) 측면에도 형성된다.
다음에 도 2i를 참조하면, 식각 공정을 수행하여 질화막 패턴(224), 제2 스페이서막(216) 및 제1 스페이서막(212)을 제거한다. 그러면 p+형 바디 컨택 영역(210) 및 n+형 소스 영역(214)의 일부 표면이 각각 노출된다. 다음에 통상의 실리사이드 공정을 수행하여 p+형 바디 컨택 영역(210) 및 n+형 소스 영역(214)의 노출 표면 위에 금속 실리사이드막(228)을 형성한다. 이어서 전면에 예컨대 알루미늄과 같은 금속막을 형성한다. 그리고 제3 마스크막 패턴(미도시)을 식각 마스크로 이용한 식각 공정을 수행하여 상호 분리된 소스 전극(230) 및 게이트 전극(232)을 형성한다. 소스 전극(230)은 금속 실리사이드막(228)을 통해 p+형 바디 컨택 영역(210) 및 n+형 소스 영역(214)과 전기적으로 연결되며, 게이트전극(232)은 폴리실리콘막(222)과 전기적으로 연결된다. 소스 전극(230)과 게이트 전극(232)은 폴리 산화막(226)에 의해 상호 절연된다. 한편 도면에 나타내지는 않았지만, 실리콘 기판(200)의 배면에 금속막을 형성하여 드레인 전극을 형성한다.
지금까지 n-채널 전력용 반도체 소자의 예를 들어 설명하였지만, 동일한 방법이 p-채널 전력용 반도체 소자의 제조 방법의 경우에도 도전형을 제외하고는 동일하게 적용할 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진 자는 쉽게 이해할 수 있을 것이다. 즉, p-채널 전력용 반도체 소자의 경우, n형 도전형은 p형 도전형으로, p형 도전형은 n형 도전형으로 각각 변경시키면 된다.
이상의 설명에서와 같이, 본 발명에 따른 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법에 의하면, 반복적인 스페이서막 형성과 트랜치 형성을 통한 자기 정렬 방법을 사용함으로써 소스 영역 및 바디 컨택 영역의 면적을 최소화할 수 있고, 이로 인하여 셀 집적도가 향상되고, 전류 구동 능력과 온 저항 특성이 향상된 전력용 반도체 소자를 제조할 수 있다는 이점이 있다. 또한 종래의 4장의 마스크막 패턴을 요구하는 경우보다 더 적은 수의 3장의 마스크막 패턴만을 요구한다는 이점도 있다.

Claims (9)

  1. 제1 도전형의 고농도 반도체 기판 위에 제1 도전형의 저농도 에피택셜층 및 제2 도전형의 바디 영역을 순차적으로 형성하는 단계;
    상기 바디 영역 위에 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 식각 마스크로 상기 바디 영역의 제1 두께를 뚫는 제1 트랜치를 형성하는 단계;
    상기 산화막 패턴을 이온 주입 마스크로 한 불순물 이온 주입 공정을 수행하여 상기 제1 트랜치를 둘러싸는 제2 도전형의 고농도 바디 컨택 영역을 형성하는 단계;
    상기 제1 트랜치의 내벽 및 상기 산화막 패턴의 측벽을 덮는 제1 스페이서막을 형성하는 단계;
    상기 산화막 패턴 및 제1 스페이서막을 식각 마스크로 상기 바디 영역의 제1 두께보다 상대적으로 더 깊은 제2 두께를 뚫는 제2 트랜치를 형성하는 단계;
    상기 산화막 패턴 및 제1 스페이서막을 이온 주입 마스크로 한 불순물 이온 주입 공정을 수행하여 상기 제2 트랜치를 둘러싸는 제1 도전형의 고농도 소스 영역을 형성하는 단계;
    상기 제2 트랜치의 내벽 및 상기 제1 스페이서막의 측벽을 덮는 제2 스페이서막을 형성하는 단계;
    상기 산화막 패턴, 제1 스페이서막 및 제2 스페이서막을 식각 마스크로 상기 에피택셜층의 일부 두께를 뚫는 제3 트랜치를 형성하는 단계;
    상기 제3 트랜치 내에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 내에 게이트 도전막 패턴을 형성하는 단계;
    상기 게이트 도전막 패턴 위에 산화막을 형성하는 단계;
    상기 제1 스페이서막 및 제2 스페이서막을 제거하는 단계;
    상기 소스 영역 및 상기 바디 컨택 영역과 전기적으로 접촉되도록 제1 금속 전극막을 형성하는 단계;
    상기 게이트 도전막 패턴과 전기적으로 접촉되도록 제2 금속 전극막을 형성하는 단계; 및
    상기 반도체 기판과 전기적으로 접촉되도록 제3 금속 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 산화막 패턴은 대략 1000℃의 온도에서 대략 4500Å의 두께로 형성하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제1 스페이서막을 형성하는 단계는,
    상기 제1 트랜치 및 상기 실리콘 산화막 패턴을 덮는 제1 스페이서막용 물질막을 형성하는 단계; 및
    상기 제1 스페이서막용 물질막을 에치백하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제2 스페이서막을 형성하는 단계는,
    상기 제2 트랜치, 상기 제1 스페이서막 및 상기 실리콘 산화막 패턴을 덮는제2 스페이서막용 물질막을 형성하는 단계; 및
    상기 제2 스페이서막용 물질막을 에치백하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 스페이서막용 물질막으로 질화막을 사용하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  6. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 스페이서막용 물질막은 저압 화학 기상 증착 방법을 사용하여 형성하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  7. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 스페이서막용 물질막을 에치백하는 단계는 플라즈마 이온 식각 방법을 사용하여 수행하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
KR10-2001-0062350A 2001-10-10 2001-10-10 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 KR100400079B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0062350A KR100400079B1 (ko) 2001-10-10 2001-10-10 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US10/071,127 US6852597B2 (en) 2001-10-10 2002-02-08 Method for fabricating power semiconductor device having trench gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0062350A KR100400079B1 (ko) 2001-10-10 2001-10-10 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030032118A KR20030032118A (ko) 2003-04-26
KR100400079B1 true KR100400079B1 (ko) 2003-09-29

Family

ID=19714991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0062350A KR100400079B1 (ko) 2001-10-10 2001-10-10 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US6852597B2 (ko)
KR (1) KR100400079B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895943B1 (ko) * 2007-07-04 2009-05-07 주식회사 동부하이텍 반도체 고전압 소자 제조 방법
KR101374322B1 (ko) * 2010-10-25 2014-03-17 한국전자통신연구원 반도체 소자 및 그 제조 방법
US8975692B2 (en) 2010-10-25 2015-03-10 Electronics And Telecommunications Research Institute Semiconductor device and method of fabricating the same

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
KR100500443B1 (ko) * 2002-12-13 2005-07-12 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4241444B2 (ja) * 2004-03-10 2009-03-18 富士雄 舛岡 半導体装置の製造方法
US7518179B2 (en) 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
TWI236090B (en) * 2004-10-18 2005-07-11 Episil Technologies Inc Trench power MOSFET and method for fabricating the same
CN100388445C (zh) * 2004-12-08 2008-05-14 上海华虹Nec电子有限公司 小线宽沟槽型结构大功率mos管制造方法
JP2006173429A (ja) * 2004-12-17 2006-06-29 Elpida Memory Inc 半導体装置の製造方法
KR100607198B1 (ko) * 2005-02-21 2006-08-01 삼성전자주식회사 반도체소자의 트렌치 소자 분리 방법
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7393749B2 (en) 2005-06-10 2008-07-01 Fairchild Semiconductor Corporation Charge balance field effect transistor
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7314798B2 (en) * 2005-07-25 2008-01-01 Freescale Semiconductor, Inc. Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7226840B2 (en) * 2005-07-25 2007-06-05 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7285819B2 (en) * 2005-07-25 2007-10-23 Freescale Semiconductor, Inc. Nonvolatile storage array with continuous control gate employing hot carrier injection programming
WO2007014115A1 (en) * 2005-07-25 2007-02-01 Freescale Semiconductor Electronic device including discontinuous storage elements
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7256454B2 (en) * 2005-07-25 2007-08-14 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements and a process for forming the same
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7211858B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Split gate storage device including a horizontal first gate and a vertical second gate in a trench
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR100680411B1 (ko) * 2006-01-23 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 형성 방법
TW200735222A (en) * 2006-03-15 2007-09-16 Promos Technologies Inc Multi-steps gate structure and method for preparing the same
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
TWI323498B (en) * 2006-04-20 2010-04-11 Nanya Technology Corp Recessed gate mos transistor device and method of making the same
US7645671B2 (en) * 2006-11-13 2010-01-12 Micron Technology, Inc. Recessed access device for a memory
JP2008135458A (ja) * 2006-11-27 2008-06-12 Elpida Memory Inc 半導体装置及びその製造方法
KR100818654B1 (ko) 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
US7550361B2 (en) * 2007-01-02 2009-06-23 International Business Machines Corporation Trench structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7416945B1 (en) * 2007-02-19 2008-08-26 Freescale Semiconductor, Inc. Method for forming a split gate memory device
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
JP2009218304A (ja) * 2008-03-10 2009-09-24 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US7781830B2 (en) * 2008-07-16 2010-08-24 Promos Technologies Inc. Recessed channel transistor and method for preparing the same
KR100997343B1 (ko) * 2008-07-29 2010-11-29 주식회사 동부하이텍 이미지센서 및 그 제조방법
US8278702B2 (en) * 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
US8309418B2 (en) 2010-08-23 2012-11-13 International Business Machines Corporation Field effect transistor device with shaped conduction channel
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
TWI415173B (zh) * 2011-05-19 2013-11-11 Anpec Electronics Corp 低米勒電容之超級接面功率電晶體製造方法
WO2013118203A1 (ja) * 2012-02-10 2013-08-15 パナソニック株式会社 半導体装置及びその製造方法
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
TW201409578A (zh) * 2012-08-17 2014-03-01 Anpec Electronics Corp 具有低米勒電容之半導體元件的製作方法
US9293558B2 (en) * 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US8962485B2 (en) * 2013-05-20 2015-02-24 Globalfoundries Inc. Reusing active area mask for trench transfer exposure
US8927424B1 (en) * 2013-06-28 2015-01-06 International Business Machines Corporation Self-aligned patterning technique for semiconductor device features
CN110047759A (zh) * 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
US10892188B2 (en) 2019-06-13 2021-01-12 Semiconductor Components Industries, Llc Self-aligned trench MOSFET contacts having widths less than minimum lithography limits

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5100823A (en) * 1988-02-29 1992-03-31 Motorola, Inc. Method of making buried stacked transistor-capacitor
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US5648670A (en) * 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
JP3281844B2 (ja) 1997-08-26 2002-05-13 三洋電機株式会社 半導体装置の製造方法
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US6433385B1 (en) * 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6252277B1 (en) * 1999-09-09 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Embedded polysilicon gate MOSFET
KR100399583B1 (ko) * 1999-11-29 2003-09-26 한국전자통신연구원 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895943B1 (ko) * 2007-07-04 2009-05-07 주식회사 동부하이텍 반도체 고전압 소자 제조 방법
KR101374322B1 (ko) * 2010-10-25 2014-03-17 한국전자통신연구원 반도체 소자 및 그 제조 방법
US8975692B2 (en) 2010-10-25 2015-03-10 Electronics And Telecommunications Research Institute Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US20030068864A1 (en) 2003-04-10
US6852597B2 (en) 2005-02-08
KR20030032118A (ko) 2003-04-26

Similar Documents

Publication Publication Date Title
KR100400079B1 (ko) 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
KR100422393B1 (ko) 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법
US6872611B2 (en) Method of manufacturing transistor
KR100445904B1 (ko) 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법
US5714393A (en) Diode-connected semiconductor device and method of manufacture
KR100289474B1 (ko) Dmos 트랜지스터를 제조하기 위한 방법
JPH05304297A (ja) 電力用半導体装置およびその製造方法
JP2003510842A (ja) トレンチゲート半導体デバイスの製造方法
EP0996969B1 (en) Manufacture of trench-gate semiconductor devices
JP2010010408A (ja) 半導体装置及びその製造方法
CN115148602A (zh) Ldmos器件及其制造方法
JP3498431B2 (ja) 半導体装置の製造方法
KR100292939B1 (ko) 반도체장치및그의제조방법
EP0996970B1 (en) Manufacture of field-effect semiconductor devices
US7674681B2 (en) Semiconductor device and method for manufacturing the same
JP2003163351A (ja) 絶縁ゲート型半導体装置およびその製造方法
KR100210331B1 (ko) 수평 이중 확산 mos 트랜지스터의 제조 방법
KR910009042B1 (ko) 반도체장치의 제조방법
KR100710196B1 (ko) 바이폴라트랜지스터의 제조방법
JPH06244415A (ja) 半導体装置およびその製造方法
KR100257148B1 (ko) 반도체 소자 및 그의 제조방법
KR100487503B1 (ko) 반도체장치및그의제조방법
KR20040029539A (ko) 반도체 장치의 콘택 플러그 구조체 및 그 형성 방법
JPH0832063A (ja) 半導体装置の製造方法
KR20010002494A (ko) 모스 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100901

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee