KR20010002494A - 모스 트랜지스터의 제조방법 - Google Patents

모스 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR20010002494A
KR20010002494A KR1019990022314A KR19990022314A KR20010002494A KR 20010002494 A KR20010002494 A KR 20010002494A KR 1019990022314 A KR1019990022314 A KR 1019990022314A KR 19990022314 A KR19990022314 A KR 19990022314A KR 20010002494 A KR20010002494 A KR 20010002494A
Authority
KR
South Korea
Prior art keywords
conductivity type
gate electrode
forming
undoped polysilicon
semiconductor substrate
Prior art date
Application number
KR1019990022314A
Other languages
English (en)
Inventor
김세표
이길광
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990022314A priority Critical patent/KR20010002494A/ko
Publication of KR20010002494A publication Critical patent/KR20010002494A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 모스 트랜지스터 제조방법에 관한 것이다. 이 방법은 제1 도전형의 반도체기판 상에 게이트 절연막에 의해 절연되도록 형성된 언도우프트 폴리실리콘 패턴의 상부면 및 측벽을 노출시킨 상태에서 불순물 가스를 사용하여 언도우프트 폴리실리콘 패턴을 800℃ 이하의 저온에서 도우핑시킴으로써 게이트 전극을 형성하는 것을 특징으로 한다. 이에 따라, 게이트 전극의 불순물 프로파일을 균일하게 형성할 수 있음은 물론, 게이트 전극 내부에 분포된 불순물들이 50Å이하의 얇은 게이트 절연막을 통과하여 반도체기판에 도달하는 현상을 방지할 수 있다.

Description

모스 트랜지스터의 제조방법{Method for fabricating MOS transistor}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 모스 트랜지스터의 제조방법에 관한 것이다.
모스 트랜지스터는 반도체 집적회로에 널리 사용된다. 이는, 모스 트랜지스터가 바이폴라 트랜지스터에 비하여 소비전력이 낮을 뿐만 아니라, 집적도를 증가시킬 수 있기 때문이다. 특히, 상보형 모스 트랜지스터 회로는 현재까지 알려진 회로중 가장 낮은 소비전력을 보이므로 대부분의 반도체 집적회로에 사용된다. 고집적 반도체 집적회로를 구성하는 하나의 모스 트랜지스터는 반도체기판 상에 게이트 절연막에 의해 절연된 게이트 전극과, 상기 게이트 전극 양 옆의 반도체기판에 불순물로 도우핑된 소오스 영역 및 드레인 영역으로 구성된다.
게이트 전극을 형성하는 방법은 게이트 절연막 상에 언도우프트 폴리실리콘막을 형성하는 공정과, 상기 언도우프트 폴리실리콘막 상에 POCl3와 같은 물질을 침적하는 공정과, 상기 결과물을 약 850℃ 이상의 고온에서 열처리하여 POCl3에 함유된 인(P)을 언도우프트 폴리실리콘막 내부로 확산시키는 공정과, 상기 도우핑된 폴리실리콘막을 패터닝하는 공정을 포함한다. 이때, 상기 게이트 절연막이 약 50Å 이하의 매우 얇은 두께로 형성된 경우에는, 게이트 전극 내에 함유된 불순물들이 반도체기판으로 침투하는 현상이 발생하여 모스 트랜지스터의 특성을 변화시킨다.
또한, 상기한 문제점을 해결하기 위하여 POCl3을 침적한 후 850℃ 이하의 저온에서 열처리하거나, POCl3대신에 불순물 이온을 이온주입법으로 주입한 후 850℃ 이하의 저온에서 열처리하면, 게이트 전극의 전체에 걸쳐서 균일한 도우핑 프로파일을 형성하기가 어렵다. 다시 말해서, 게이트 전극의 저항이 증가하는 문제점이 발생한다. 게이트 전극의 저항이 증가하면, 모스 트랜지스터의 동작속도가 느려짐은 물론, 안정된 문턱전압 특성을 얻기가 어렵다.
도 1 내지 도 4는 종래의 모스 트랜지스터 제조방법을 상보형 모스 트랜지스터의 제조방법을 예로 하여 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 P웰(3)을 형성하고, 상기 P웰(3) 주변에 N웰(5)을 형성한다. 상기 P웰 및 N웰(3, 5)이 형성된 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막(7)을 형성하고, 상기 활성영역 표면에 50Å 이하의 얇은 게이트 절연막(9)을 형성한다. 상기 게이트 절연막(9)이 형성된 반도체기판 전면에 언도우프트 폴리실리콘막을 형성한다. 상기 언도우프트 폴리실리콘막을 패터닝하여 P웰(3) 상부 및 N웰(5) 상부에 각각 제1 게이트 전극(11a) 및 제2 게이트 전극(11b)을 형성한다. 이때, 상기 제1 및 제2 게이트 전극(11a, 11b) 양 옆의 게이트 산화막(9) 또한 식각되어 P웰 및 N웰(3, 5)이 노출될 수 있다.
도 2를 참조하면, 상기 제1 및 제2 게이트 전극(11a, 11b)이 형성된 반도체기판을 열산화시키어 상기 노출된 P웰 및 N웰(3, 5) 표면 및 상기 제1 및 제2 게이트 전극(11a, 11b) 표면에 산화막(13)을 형성한다. 상기 N웰(5)을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 P웰(3)에 제1 게이트 전극(11a)을 이온주입 마스크로 사용하여 N형의 불순물 이온을 주입함으로써 제1 게이트 전극(11a) 양 옆의 P웰(3)에 N형의 엘디디 영역(15)을 형성한다. 이와 동일한 방법으로, 상기 제2 게이트 전극(11b) 양 옆의 N웰(5)에 P형의 엘디디 영역(17)을 형성한다.
도 3을 참조하면, 상기 N형 및 P형의 엘디디 영역(15, 17)이 형성된 결과물 전면에 절연막을 형성하고, 상기 절연막을 이방성 식각하여 제1 및 제2 게이트 전극(11a, 11b) 측벽에 스페이서(19)를 형성한다. 이어서, 상기 N웰(5)을 덮는 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1), 상기 제1 게이트 전극(11a) 및 상기 제1 게이트 전극(11a)의 측벽에 형성된 스페이서(19)를 이온주입 마스크로 사용하여 상기 P웰(3)에 N형의 불순물 이온(I1)을 주입함으로써, 제1 게이트 전극(11a) 양 옆의 P웰(3)에 N형의 고농도 소오스/드레인 영역(21)을 형성한다. 이때, N형의 고농도 소오스/드레인 영역(21)의 깊이를 얕게 형성하여야 모스 트랜지스터의 짧은 채널특성이 우수한다. 따라서, 상기 N형의 불순물(I1)은 제1 게이트 전극(11a)의 상부에만 주입된다. 결과적으로, 제1 게이트 전극(11a)의 하부 및 상부는 각각 불순물이 고갈된 공핍층(11u) 및 도우핑된 폴리실리콘층(11n)으로 형성된다. 여기서, 상기 제1 게이트 전극(11a)의 전체를 도우핑시키기 위하여 상기 N형의 불순물 이온(I1)을 주입한 후 900℃ 이상의 고온에서 오랜시간동안 열처리를 실시하면, N형의 고농도 소오스/드레인 영역(21)의 불순물이 종방향 및 횡방향으로 더욱 확산되어 모스 트랜지스터의 짧은 채널특성을 저하시킨다. 따라서, 제1 게이트 전극(11a)의 하부까지 도우핑시키기가 어렵다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 제거하고, P웰(3)을 덮는 제2 포토레지스트 패턴(PR2)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(PR2), 제2 게이트 전극(11b), 및 제2 게이트 전극(11b) 측벽에 형성된 스페이서(19)를 이온주입 마스크로 사용하여 N웰(15)에 P형의 불순물 이온(I2)을 주입함으로써 제2 게이트 전극(11b) 양 옆의 N웰(15)에 P형의 고농도 소오스/드레인 영역(23)을 형성한다. 이때, 도 3에서 설명한 바와 마찬가지로, 제2 게이트 전극(11b)의 상부 및 하부는 각각 도우핑된 폴리실리콘층(11p) 및 불순물이 고갈된 공핍층(11u)으로 형성된다.
상술한 바와 같이 종래의 모스 트랜지스터 제조방법에 따르면, 게이트 전극의 하부까지 완전히 도우핑시키기가 어렵다. 따라서, 모스 트랜지스터의 문턱전압이 불안정하고, 스위칭 특성이 저하된다.
본 발명의 목적은 수십 Å의 얇은 게이트 절연막 상에 형성된 게이트 전극을 완전히 도우핑시킬 수 있음은 물론, 게이트 전극 내에 함유된 불순물이 게이트 전극의 아래에 개재된 게이트 절연막을 통과하여 반도체기판까지 도달하는 현상을 억제시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 5 내지 도 11은 본 발명의 실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형의 반도체기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정영역 상에 언도우프트 폴리실리콘 패턴을 형성하는 단계와, 상기 언도우프트 폴리실리콘 패턴 표면 및 상기 언도우프트 폴리실리콘 패턴 주변의 반도체기판 표면을 노출시키는 단계와, 상기 결과물을 소정의 온도로 가열시킨 상태에서 제2 도전형의 불순물을 함유하는 불순물 가스에 노출시키어 상기 언도우프트 폴리실리콘 패턴이 도우핑된 게이트 전극을 형성함과 동시에 상기 게이트 전극 주변의 반도체기판 표면에 제2 도전형의 엘디디 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판에 제2 도전형의 불순물 이온을 주입함으로써, 상기 게이트 전극 양 옆의 반도체기판 표면에 제2 도전형의 고농도 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 반도체기판이 P형일 때, 상기 게이트 전극을 형성하기 위한 도우핑 공정에 사용되는 불순물 가스는 N형의 불순물을 함유하는 가스, 예컨대 포스핀(PH3) 가스인 것이 바람직하다. 이와는 반대로, 상기 반도체기판이 N형일 때, 상기 게이트 전극을 형성하기 위한 도우핑 공정에 사용되는 불순물 가스는 P형의 불순물을 함유하는 가스, 예컨대 다이보레인(B2H6) 가스인 것이 바람직하다.
또한, 상기 게이트 전극을 형성하기 위한 도우핑 공정은 저압 화학기상증착 장비를 사용하는 공정 또는 급속 열처리장비를 사용하는 공정으로 실시하는 것이 바람직하다. 저압 화학기상증착 장비를 사용하여 게이트 전극을 형성하는 경우에는, 반도체기판을 200℃ 내지 800℃ 정도의 저온으로 가열하는 것이 바람직하고, 급속 열처리장비를 사용하여 게이트 전극을 형성하는 경우에는 반도체기판을 최대 1200℃까지 가열시킬 수 있다. 급속 열처리장비를 사용하는 경우에, 도우핑시간은 수초 내지 수십초 정도의 짧은 시간동안 실시하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상보형 모스 트랜지스터 제조방법을 예로 하여 상세히 설명하기로 한다.
도 5를 참조하면, 제1 도전형의 반도체기판(51), 예컨대 P형의 실리콘기판에 통상의 트윈 웰 형성공정을 이용하여 제1 도전형의 웰(53) 및 제2 도전형의 웰(55)을 형성한다. 이어서, 상기 제1 및 제2 도전형의 웰(53, 55)이 형성된 반도체기판의 소정영역, 예컨대 제1 및 제2 도전형의 웰(53, 55)의 경계 영역에 소자분리막(57)을 형성하여 활성영역을 한정한다. 제1 및 제2 도전형의 웰(53, 55)은 소자분리막(57)을 형성한 후에 형성할 수도 있다. 상기 활성영역 표면에 게이트 절연막(59), 예컨대 50Å 이하의 얇은 열산화막을 형성한다. 상기 게이트 절연막(59)이 형성된 반도체기판 전면에 언도우프트 폴리실리콘막을 형성하고, 상기 언도우프트 폴리실리콘막을 패터닝하여 제1 도전형 웰(53) 및 제2 도전형 웰(55) 상부에 각각 제1 언도우프트 폴리실리콘 패턴(61a) 및 제2 언도우프트 폴리실리콘 패턴(61b)을 형성한다. 이때, 제1 및 제2 언도우프트 폴리실리콘 패턴(61a, 61b) 양 옆의 활성영역 표면에 형성된 게이트 절연막(59) 또한 식각되어 제1 및 제2 도전형의 웰(53, 55)이 노출될 수 있다. 계속해서, 상기 제1 및 제2 언도우프트 폴리실리콘 패턴(61a, 61b)을 형성하는 동안 제1 및 제2 도전형의 웰(53, 55) 표면에 가해진 식각 손상을 치유하기 위하여 제1 및 제2 언도우프트 폴리실리콘 패턴(61a, 61b)이 형성된 반도체기판을 열산화시킨다. 이때, 제1 및 제2 언도우프트 폴리실리콘 패턴(61a, 61b) 및 제1 및 제2 도전형의 웰(53, 55) 표면에 열산화막(63)이 형성된다.
도 6을 참조하면, 상기 열산화막(63)이 형성된 반도체기판 전면에 감광막, 예컨대 포토레지스트막을 도포하고, 사진공정을 이용하여 상기 제2 도전형의 웰(55) 상부를 덮는 제1 포토레지스트 패턴(65)을 형성한다. 상기 제1 포토레지스트 패턴(65)에 의해 노출된 제1 도전형의 웰(53) 표면 및 제1 언도우프트 폴리실리콘 패턴(61a) 표면에 형성된 열산화막(63)을 선택적으로 식각하여 제거한다. 이때, 상기 열산화막(63)을 선택적으로 제거하는 공정은 등방성 식각공정을 이용하는 것이 바람직하다. 이에 따라, 제2 언도우프트 폴리실리콘 패턴(61b) 및 제2 도전형의 웰(55)은 열산화막(53)에 의해 덮여지는 반면에, 제1 언도우프트 폴리실리콘 패턴(61a) 및 제1 언도우프트 폴리실리콘 패턴 양 옆의 제1 도전형 웰(53)은 노출된다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(65)을 제거한다. 상기 제1 포토레지스트 패턴(65)이 제거된 반도체기판을 소정의 온도, 예컨대 200℃ 내지 800℃ 정도의 온도로 가열시킨 상태에서 제2 도전형의 불순물을 함유하는 불순물 가스(G1), 예컨대 포스핀(PH3)과 같은 N형의 불순물을 함유하는 불순물 가스에 노출시키어 상기 제1 언도우프트 폴리실리콘 패턴(61a)이 도우핑된 제1 게이트 전극(61a')을 형성함과 동시에 상기 제1 게이트 전극(61a') 양 옆의 제1 도전형 웰(53) 표면에 제2 도전형의 엘디디 영역(67)을 형성한다. 이때, 제2 언도우프트 폴리실리콘 패턴(61b) 및 제2 도전형의 웰(55)은 열산화막(63)에 의해 덮여져 있으므로 제2 도전형의 불순물을 함유하는 불순물 가스(G1)에 의해 도우핑되지 않는다. 상기 불순물 가스(G1)을 사용하는 도우핑 공정은 저압 화학기상증착 장비(LPCVD apparatus) 또는 급속 열처리 장비(RTA apparatus)를 사용하여 실시하는 것이 바람직하다. 상기 급속 열처리 장비를 사용하여 제1 게이트 전극(61a') 및 제2 도전형의 엘디디 영역(67)을 형성하는 경우에는 반도체기판의 온도를 최대 1200℃까지 상승시키어 실시할 수도 있다. 이때, 급속 열처리 공정은 수초 내지 수십초 정도의 짧은 시간동안 실시된다. 이와 같이, 제1 언도우프트 폴리실리콘 패턴(61a)의 상부면뿐만 아니라 측벽까지 노출된 상태에서 불순물 가스(G1)를 사용하여 도우핑시키면, 제1 게이트 전극(61a') 내부로 침투하는 불순물의 프로파일이 종래기술에 비하여 더욱 균일한 결과를 보인다.
도 8을 참조하면, 상기 제1 게이트 전극(61a') 및 제2 도전형의 엘디디 영역(67)이 형성된 반도체기판 전면에 불순물 차단막(69), 예컨대 CVD 산화막 또는 열산화막을 형성한다. 이어서, 상기 제1 도전형의 웰(53) 상부를 덮는 제2 포토레지스트 패턴(71)을 형성한다. 상기 제2 포토레지스트 패턴(71)에 의해 노출된 제2 도전형 웰(55) 표면 및 제2 언도우프트 폴리실리콘 패턴(61b) 표면에 존재하는 불순물차단막(69) 및/또는 열산화막(63)을 선택적 식각, 바람직하게는 등방성 식각하여 제거함으로써, 제2 언도우프트 폴리실리콘 패턴(61b) 및 제2 도전형의 웰(55)을 노출시킨다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(71)을 제거한다. 상기 제2 포토레지스트 패(71)이 제거된 반도체기판을 도 7에서 설명한 방법과 동일한 방법으로 처리하여 제2 언도우프트 폴리실리콘 패턴(61b)이 도우핑된 제2 게이트 전극(61b') 및 제1 도전형의 엘디디 영역(73)을 형성한다. 이때, 도우펀트 가스로서 제1 도전형의 불순물을 함유하는 불순물 가스(G2)를 사용한다. 상기 제1 도전형의 불순물을 함유하는 불순물 가스(G2)는 다이보레인(B2H6) 가스와 같은 P형의 불순물을 함유하는 불순물 가스인 것이 바람직하다.
도 10을 참조하면, 상기 제2 게이트 전극(61b') 및 제1 도전형의 엘디디 영역(73)이 형성된 반도체기판을 열산화시키어 상기 노출된 제2 게이트 전극(61b') 및 제2 도전형의 웰(55) 표면에 열산화막(75)를 형성한다. 상기 열산화막(75)을 형성하는 공정을 생략할 수도 있다. 상기 열산화막(75)이 형성된 반도체기판 전면에 단차도포성이 우수한 CVD 절연막, 예컨대 CVD 산화막 또는 CVD 질화막을 형성한다. 상기 CVD 절연막을 이방성 식각하여 제1 게이트 전극(61a') 및 제2 게이트 전극(61b') 측벽에 스페이서(77)를 형성한다. 상기 제2 도전형의 웰(55) 상부를 덮는 제3 포토레지스트 패턴(도 6의 제1 포토레지스트 패턴(65)와 동일한 패턴임; 도시하지 않음)을 형성한다. 상기 제1 게이트 전극(61a'), 제1 게이트 전극(61a') 측벽에 형성된 스페이서(77) 및 제3 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1 도전형의 웰(53)에 제2 도전형의 불순물 이온을 주입함으로써, 제1 게이트 전극(61a') 양 옆에 제2 도전형의 고농도 소오스/드레인 영역(79)을 형성한다. 이때, 상기 제1 게이트 전극(61a')의 상부에도 제2 도전형의 불순물 이온이 주입된다. 그러나, 제1 게이트 전극(61a')의 하부는 이미 제2 도전형의 엘디디 영역(67)을 형성할 때 도우핑되므로 종래기술에 비하여 보다 더 안정한 문턱전압 특성을 얻을 수 있다. 이와 동일한 방법으로, 제2 게이트 전극(61b') 양 옆의 제2 도전형 웰(55)에 제1 도전형의 고농도 소오스/드레인 영역(81)을 형성한다.
본 발명은 상기한 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 상기 고농도 불순물 소오스/드레인 영역을 형성한 후에, 샐리사이드 공정을 이용하여 상기 제1 및 제2 게이트 전극과 제1 및 제2 도전형의 고농도 소오스/드레인 영역 표면에 선택적으로 금속 실리사이드막을 추가로 형성할 수도 있다.
상술한 바와 같이 본 발명에 따르면, 저온 또는 짧은 시간동안 불순물을 게이트 전극의 하부까지 균일하게 도우핑시킬 수 있다. 따라서, 상기 게이트 전극 내부에 분포된 불순물들이 얇은 게이트 절연막을 통과하여 반도체기판까지 도달하는 현상을 방지할 수 있다. 이에 따라, 고집적 반도체소자에 요구되는 고성능 모스 트랜지스터의 신뢰성 및 전기적인 특성을 개선시킬 수 있다.

Claims (6)

  1. 제1 도전형의 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 소정영역 상에 언도우프트 폴리실리콘 패턴을 형성하는 단계;
    상기 언도우프트 폴리실리콘 패턴 표면 및 상기 언도우프트 폴리실리콘 패턴 주변의 반도체기판 표면을 노출시키는 단계;
    상기 결과물을 소정의 온도로 가열시킨 상태에서 제2 도전형의 불순물을 함유하는 불순물 가스에 노출시키어 상기 언도우프트 폴리실리콘 패턴이 도우핑된 게이트 전극을 형성함과 동시에 상기 게이트 전극 주변의 반도체기판 표면에 제2 도전형의 엘디디 영역을 형성하는 단계;
    상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판에 제2 도전형의 불순물 이온을 주입함으로써, 상기 게이트 전극 양 옆의 반도체기판 표면에 제2 도전형의 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 소정의 온도는 200℃ 내지 800℃인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 불순물 가스는 포스핀(PH3) 가스 또는 다이보레인(B2H6) 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제1 도전형의 반도체기판 상에 서로 인접하는 제1 도전형의 웰 및 제2 도전형의 웰을 형성하는 단계;
    상기 제1 도전형의 웰 상에 차례로 적층된 게이트 절연막 및 제1 언도우프트 폴리실리콘 패턴을 형성하는 단계;
    상기 제2 도전형의 웰 상에 차례로 적층된 게이트 절연막 및 제2 언도우프트 폴리실리콘 패턴을 형성하는 단계;
    상기 제1 및 제2 도전형의 웰 표면, 상기 제1 및 제2 언도우프트 폴리실리콘 패턴 표면에 열산화막을 형성하는 단계;
    상기 열산화막을 선택적으로 식각하여 상기 제1 도전형의 웰 표면 및 상기 제1 언도우프트 폴리실리콘 패턴 표면을 노출시키는 단계;
    상기 결과물을 소정의 온도로 가열한 상태에서 제2 도전형의 불순물을 함유하는 불순물 가스에 노출시키어 상기 제1 언도우프트 폴리실리콘 패턴이 도우핑된 제1 게이트 전극을 형성함과 동시에 상기 제1 게이트 전극 양 옆의 제1 도전형의 웰 표면에 제2 도전형의 엘디디 영역을 형성하는 단계;
    상기 제1 게이트 전극 표면 및 상기 제2 도전형의 엘디디 영역 표면에 불순물차단막을 형성하는 단계;
    상기 제2 언도우프트 폴리실리콘 패턴 표면 및 상기 제2 도전형 웰 표면에 잔존하는 열산화막을 선택적으로 제거하는 단계;
    상기 결과물을 소정의 온도로 가열한 상태에서 제1 도전형의 불순물을 함유하는 불순물 가스에 노출시키어 상기 제2 언도우프 폴리실리콘 패턴이 도우핑된 제2 게이트 전극을 형성함과 동시에 상기 제2 게이트 전극 양 옆의 제2 도전형 웰 표면에 제1 도전형의 엘디디 영역을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 측벽에 스페이서를 형성하는 단계;
    상기 제1 게이트 전극 양 옆의 제1 도전형 웰 표면에 제2 도전형의 고농도 소오스/드레인 영역을 형성하는 단계; 및
    상기 제2 게이트 전극 양 옆의 제2 도전형 웰 표면에 제1 도전형의 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조방법.
  5. 제4항에 있어서, 상기 소정의 온도는 200℃ 내지 800℃인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  6. 제4항에 있어서, 상기 제1 도전형의 불순물을 함유하는 불순물 가스 및 상기 제2 도전형의 불순물을 함유하는 불순물 가스는 각각 포스핀(PH3) 가스 및 다이보레인(B2H6) 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
KR1019990022314A 1999-06-15 1999-06-15 모스 트랜지스터의 제조방법 KR20010002494A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990022314A KR20010002494A (ko) 1999-06-15 1999-06-15 모스 트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990022314A KR20010002494A (ko) 1999-06-15 1999-06-15 모스 트랜지스터의 제조방법

Publications (1)

Publication Number Publication Date
KR20010002494A true KR20010002494A (ko) 2001-01-15

Family

ID=19592473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990022314A KR20010002494A (ko) 1999-06-15 1999-06-15 모스 트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR20010002494A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675942B2 (en) 2004-06-14 2010-03-09 Lg Electronics Inc. Reducing overheads of a protocol data unit in a wireless communication system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675942B2 (en) 2004-06-14 2010-03-09 Lg Electronics Inc. Reducing overheads of a protocol data unit in a wireless communication system

Similar Documents

Publication Publication Date Title
KR100400079B1 (ko) 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
KR19980041851A (ko) 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 ｍｏｓｆｅｔ를 제조하는 방법
KR20030078205A (ko) 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
US7279367B1 (en) Method of manufacturing a thyristor semiconductor device
KR100540341B1 (ko) 반도체 소자 제조방법
US8138550B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
KR100304503B1 (ko) 반도체장치의 제조방법
KR100292939B1 (ko) 반도체장치및그의제조방법
KR20010002494A (ko) 모스 트랜지스터의 제조방법
KR100431324B1 (ko) 반도체장치의 제조방법
KR100552848B1 (ko) 선택적 실리사이드 공정을 이용한 모스 전계효과트랜지스터의 제조 방법
KR100698068B1 (ko) 핀 구조 전계 트랜지스터 및 이의 제조방법
KR20060014672A (ko) 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들
KR930004725B1 (ko) 반도체 장치의 제조방법
KR100613279B1 (ko) 모스 트랜지스터 및 그 제조 방법
KR101102775B1 (ko) 반도체 소자의 제조 방법
KR100479820B1 (ko) 반도체소자의 제조방법
KR20030013624A (ko) 노치부가 있는 게이트 전극을 갖춘 반도체 소자 및 그제조 방법
KR100194204B1 (ko) 모스 트랜지스터 및 그 제조방법
JP2001203348A (ja) 半導体装置及びその製造方法
KR20020017092A (ko) 반도체 소자의 제조 방법
KR100487503B1 (ko) 반도체장치및그의제조방법
KR20000015244A (ko) 모스 전계효과 트랜지스터의 제조방법
KR20060077160A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application