KR20000015244A - 모스 전계효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 MOSFET의 제조방법에 관한 것으로, 특히 반도체기판상에 질화막 패턴을 이용한 열산화 및 산화막 제거 공정으로 요홈을 형성하고, 상기 요홈을 채널로 사용하는 MOSFET를 형성하였으므로, 소자의 고집적화에 따른 채널 폭의 감소가 어느정도 보상되어 짧은 채널효과를 방지하며, 소자의 고집적화가 유리해진다.
Description
본 발명은 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 제조방법에 관한 것으로서, 특히 반도체기판의 표면을 열산화하여 형성된 요목한 요홈을 채널로 사용하는 MOSFET를 형성하여 소자의 크기 감소에 따른 채널 폭의 감소 비율이 작아 소자의 고집적화에 유리하고 짧은 채널 효과를 방지할 수 있어 소자 동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은채널효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 LDD 구조로 형성하는 등의 방법이 사용된다.
종래의 기술에 따른 MOSFET의 제조방법을 살펴보면 다음과 같다.
먼저, p형 실리콘 웨이퍼 반도체 기판상에 게이트산화막을 형성하고, 상기 게이트산화막상에 절연층 패턴인 마스크 산화막이 중첩되어 있는 다결정실리콘층 패턴으로된 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 LDD 영역이 되는 저농도 불순물영역을 형성하고, 상기 게이트전극의 측벽에 산화막 스페이서를 형성한 후, 상기 산화막 스페이서 양측의 반도체기판에 고농도 불순물로 소오스/드레인 영역을 형성한다.
상기와 같은 종래 기술에 따른 MOSFET는 채널 폭의 감소에 따른 짧은 채널효과의 방지에 한계가 있어 소자의 고집적화를 제한하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체기판의 표면 하부로 열산화에 의해 형성된 오목한 요부를 채널로 사용하고 열산화 마스크를 게이트 패터닝 마스크로도 사용하여 소자의 크기 감소에 따른 채널 폭의 감소 비율이 작아 소자의 고집적화에 유리한 MOSFET를 제공함에 있다.
도 1a 내지 도 1h는 본 발명에 따른 MOSFET의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 질화막 패턴
14,28 : 절연 스페이서 16 : 열산화막
18 : 요홈 22 : 게이트산화막
20 : 채널 Vt조절용 불순물 이온주입층 24 : 다결정실리콘층
26 : 저농도 불순물영역 30 : 소오스/드레인영역
상기 목적을 달성하기 위한 본 발명에 따른 MOSFET 제조방법의 특징은,
반도체 기판에서 채널로 예정되어있는 부분을 노출시키는 질화막 패턴을 형성하는 공정과,
상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 열산화막을 형성하는 공정과,
상기 열산화막을 제거하여 반도체기판상에 오목한 요홈을 형성하는 공정과,
상기 구조의 전표면에 게이트 절연막과 도전층을 순차적으로 형성하는 공정과,
상기 질화막 패턴 상부의 도전층을 CMP 방법으로 제거하여 질화막 패턴 내측의 도전층 패턴으로된 게이트전극을 형성하는 공정과,
상기 질화막 패턴을 제거하는 공정과,
상기 도전층 패턴 양측의 반도체기판에 전오도 불순물 영역을 형성하는 공정과,
상기 도전층 패턴 양측에 절연 스페이서를 형성하는 공정과,
상기 절연 스페이서 양측의 반도체기판에 소오스/드레인영역을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 MOSFET의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 MOSFET의 제조 공정도이다.
먼저, 반도체기판(10), 예를들어 실리콘 웨이퍼로된 반도체기판(10)의 일측에 소자분리 산화막을 형성하고, 상기 반도체기판(10)의 활성영역에서 MOSFET의 채널로 예정되어있는 부분을 노출시키는 질화막(12) 패턴을 형성한 후, 상기 질화막(12)의 패턴의 측벽에 산화막 재질의 절연 스페이서(14)를 형성한다. (도 1a 참조).
그다음 상기 노출되어있는 반도체기판(10)을 열산화시켜 열산화막(16)을 형성하고, (도 1b 참조), 상기 열산화막(16)과 스페이서(14)를 습식식각방법으로 제거하여 오목한 요홈(18)을 갖는 반도체기판(10) 표면을 노출시킨 후, 상기 반도체기판(10)과 같은 도전형의 불순물로 채널 Vt 조절을 위한 불순물 이온주입층(20)을 형성한다. 이때 상기 열산화 정도에 따라 요홈(18)의 깊이를 정할 수 있다. (도 1c 참조).
그후, 구조의 전표면에 게이트 산화막(22)을 형성하고, 상기 게이트산화막(22)상에 다결정실리콘층(24)을 형성한다. 여기서 상기 다결정실리콘층(24)은 상기의 단차를 어느 정도는 메울 정도의 두께로 형성한다. (도 1d 참조).
그다음 상기 다결정실리콘층(24)을 화학-기계적 연마(chemical-mechanical polishing; 이하 CMP라 칭함) 방법으로 연마하여 상기 질화막(12) 패턴을 노출시킨다. 이때 상기 질화막(12) 패턴 내의 다결정실리콘층(24) 패턴이 게이트전극이 된다. (도 1e 참조).
그 후, 상기 질화막(12) 패턴을 제거하고, 상기 노출되는 반도체기판(10)에 기판과 반대 도전형의 불순물로된 엘.디.디(lightly doped drain; 이하 LDD라 칭함)나 동일한 도전형의 불순물로된 포켓 이온주입으로 저농도 불순물영역(26)을 형성하고, (도 1f 참조), 상기 다결정실리콘층(24) 패턴의 측벽에 산화막 재질의 절연 스페이서(28)를 형성한 후,(도 1g 참조), 그 양측의 반도체기판(10)에 기판과는 반대 도전형의 고농도 불순물로된 소오스/드레인영역(30)을 형성하여 요홈의 채널을 가지는 MOSFET를 형성한다.
상기에서 게이트 산화(22)은 산화막이외에 질화막 또는 산화막-질화막의 적층 구조로 형성할 수 있으며, 다결정실리콘층은 폴리사이드 구조나 텅스텐층으로 형성할 수 있다.
또한 상기 질화막(12)의 하부에 기판 스트레스 방지를 위하여 패드 산화막을 형성하고 후속 공정을 진행할 수도 있으며, 상기 채널 Vt 조절 이온주입은 필요에 따라 실시하는 것이며, LDD 구조가 아닌 MOSFET을 형성할 수도 있다. (도 1h 참조).
상기한 바와 같이, 본 발명에 따른 MOSFET의 제조방법은 반도체기판상에 질화막 패턴을 이용한 열산화 및 산화막 제거 공정으로 요홈을 형성하고, 상기 요홈을 채널로 사용하는 MOSFET를 형성하였으므로, 소자의 고집적화에 따른 채널 폭의 감소가 어느정도 보상되어 짧은 채널효과를 방지하며, 소자의 고집적화가 유리해지는 이점이 있다.
Claims (7)
- 반도체 기판에서 채널로 예정되어있는 부분을 노출시키는 질화막 패턴을 형성하는 공정과,상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 열산화막을 형성하는 공정과,상기 열산화막을 제거하여 반도체기판상에 오목한 요홈을 형성하는 공정과,상기 구조의 전표면에 게이트 절연막과 도전층을 순차적으로 형성하는 공정과,상기 질화막 패턴 상부의 도전층을 CMP 방법으로 제거하여 질화막 패턴 내측의 도전층 패턴으로된 게이트전극을 형성하는 공정과,상기 질화막 패턴을 제거하는 공정과,상기 도전층 패턴 양측의 반도체기판에 전오도 불순물 영역을 형성하는 공정과,상기 도전층 패턴 양측에 절연 스페이서를 형성하는 공정과,상기 절연 스페이서 양측의 반도체기판에 소오스/드레인영역을 형성하는 공정을 구비하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 질화막 패턴의 하부에 패드 산화막을 형성하는 공정을 구비하는 것을 특징으로하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 질화막 패턴의 측벽에 산화막 스페이서를 형성하고 열산화 공정을 진행하는 것을 특징으로하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 요홈에 상기 반도체기판과 동일한 도전형의 불순물로 Vt조절용 이온주입을 실시하는 것을 특징으로하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연막을 산화막이나 질화막 또는 산화막-질화막으로 형성하는 것을 특징으로하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 도전층이 다결정실리콘층이나 폴리사이드층인 것을 특징으로하는 MOSFET의 제조방법.
- 제 1 항에 있어서, 상기 저농도 불순물층을 기판과 동일한 도전형의 포켓 영역이거나 반대 도전형의 LDD영역으로 형성하는 것을 특징으로하는 MOSFET의 제조방법.
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Cited By (2)
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| KR20030058436A (ko) * | 2001-12-31 | 2003-07-07 | 동부전자 주식회사 | 습식 산화 및 홈을 이용한 반도체 소자의 제조 방법 |
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1998
- 1998-08-27 KR KR1019980035025A patent/KR20000015244A/ko not_active Application Discontinuation
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