KR19980060634A - 모스 전계효과 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 MOS FET의 제조방법에 관한 것으로서, 게이트전극의 상부에 식각 장벽을 형성하고, 일차로 공정분해능 한계치로 식각 장벽과 게이트전극을 패턴닝한 후, 소오스/드레인 영역의 고농도 불순물 이온주입을 실시하고, 상기 식각장벽층 하부의 게이트전극을 언더컷이 지도록 습식식각하고 이차 저농도 이온주입을 실시하여 LDD의 저농도 불순물 영역을 형성하여 소오스/드레인 영역을 구성하였으므로, 공정이 간단하고, 패턴간의 간격이 증가되므로 후속 공정 여유도가 증가되며, 콘택공정시 도전층간의 단락이 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

모스 전계효과 트랜지스터의 제조방법

본 발명은 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 제조방법에 관한 것으로서, 특히 게이트전극을 공정분해능 한계치 이하로 형성하여 후속 콘택 형성 공정시 공정 여유도를 증가시켜 공정이 복잡한 자기정렬 콘택(self align contact; 이하 SAC라 칭함) 공정을 사용하지 않아 공정이 간단해지고, 도전층 간의 단락을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 MOS FET의 제조방법에 관한 것이다.

반도체소자가 고집적화되어 감에 따라 MOS FET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서, 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOS FET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.

일반적으로 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴를 방지하게 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 LDD 구조로 형성하는 등의 방법이 있다.

도 1a 및 도 1b는 종래 기술에 따른 MOS FET의 제조 공정도이다.

먼저, 실리콘 웨이퍼로된 반도체기판(10)상에 게이트절연막(12)을 형성하고, 상기 게이트절연막(12)상에 게이트전극(14)을 형성한 후, 상기 구조의 전표면에 희생 산화막(16)을 열산화나 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 방법으로 형성한다. 이때 상기 희생산화막(16)은 게이트전극(14) 패턴닝시의 게이트전극(12)과 반도체기판(10)의 손상을 보상하고, 엘. 디. 디(lightly deped drain; 이하 LDD라 칭함)이온주입 시의 손상을 방지하기 위한 층이다.

그다음, 상기 게이트전극(14) 양측의 반도체기판(10)에 n 또는 p형 불순물로서 상기 반도체기판(10)과는 반대로 도전형의 불순물을 저농도로 이온주입하여 저농도 불순물영역(18)을 형성한다.(도 1a 참조).

그후, 상기 구조의 전표면에 산화막(도시되지 않음)을 형성하고 이를 전면 이방성 식각하여 상기 게이트전극(14)의 측멱에 절연 스페이서(20)를 형성한 후, 상기 절연 스페이서(20) 양측의 저농도 불순물영역(18)에 동일한 도전형의 불순물을 고농도 이온주입하여 고농도 불순물영역(22)을 형성하여 상기 저농도 및 고농도 불순물 영역(18)(22)으로 구성되는 소오스/드레인 영역을 형성하여 MOS FET를 구성한다(도 1b 참조).

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 게이트전극의 폭을 공정 분해능 한계치로 형성하므로, 소자의 고집적화에 한계가 있고, 0.25μm 이하의 미세 패턴을 갖는 고집적소자는 능동영역의 폭이 좁아 그 안에 비트라인 콘택과 전하저장전극 콘택 등을 형성하여야 하므로 충분한 절연을 위하여는 충분한 거리를 확보하여야 하므로 콘택을 작게 형성하여야 하므로 공정 여유도가 작아 수율이 저하되고, 도전체간의 단락에 의해 소자의 동작 특성이 저하되는 등의 문제점이 있다.

또한 종래 기술에서는 각종 콘택에서의 도전체간 절연을 유지하기 위하여 SAC 공정을 사용하여야 하는데, 이는 공정이 복잡하여 수율이 저하되고, 제조 단가가 증가되는 다른 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 공정이 간단하고, 공정분해능 한계치 이하의 폭을 갖는 게이트 패턴을 형성하여 게이트 패턴간의 간격이 증가되어 후속 콘택 형성시 도전배선간 단락이 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 MOS FET의 제조방법을 제공함에 있다.

도 1a 및 도 1b는 종래 기술에 따른 MOS FET의 제조 공정도.

도 2a 내지 도 2c는 본 발명에 따른 MOS FET의 제조 공정도.

*도면의 주요 부분에 대한 부호의 설명*

10:반도체기판12:게이트 절연막

14:게이트전극16:희생산화막

18:고농도 불순물영역20:절연 스페이서

22:저농도 불순물영역24:식각장벽층 패턴

상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOS FET의 제조방법의 특징은, 반도체기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 식각 장벽층 패턴과 중첩되어 있는 게이트전극을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 고농도 불순물영역을 형성하는 공정과, 상기 식각방벽층 하부의 게이트전극을 소정폭 식각하여 언더컷이 지도록하는 공정과, 상기 식각된 게이트전극 양측 하부의 반도체기판에 저농도 불순물 영역을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 MOS FET의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2c는 본 발명에 따른 MOS FET의 제조 공정도이다.

먼저, 소정 도전형, 예를 들어 p형의 반도체기판(10)상에 산화막이나 질화막재질 또는 그 적층 구조의 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 식각 장벽층 패턴(24)과 중첩되어 있는 게이트전극(14)을 형성한다. 이때 상기 게이트전극(14)은 도전층, 예를 들어 다결정 실리콘 등의 패턴이며, 상기 식각장벽층 패턴(24)은 상기 게이트전극(14)이나 게이트 절연막(12)과는 식각선택비차가 비교적 큰 물질, 예를 들어 질화막이나 산화막으로 형성한다.

그 다음 상기 식각장벽층 패턴(24)과 게이트전극(14)을 마스크로 하여 그 양측의 반도체기판(10)에 상기 반도체기판(10)과는 반대 도전형, 예를 들어 n형 불순물, 예를 들어 As등을 고농도로 이온주입하여 고농도 불순물영역(18)을 형성한다(도 2a 참조).

그후, 상기 게이트전극(14)을 습식식각 방법으로 식각하여 상기 식각장벽층 패턴(24)의 하부로 언더컷이 지도록 한다(도 2b 참조).

그 다음 상기 식각장벽층 패턴(24)을 건식 또는 습식 식각 방법으로 제거하고, 상기 구조의 전표면에 게이트 패터닝에 따른 게이트 절연막(12)이나 반도체기판(10)의 손상과, 후속 이온주입에 따른 반도체기판(10)에 손상을 보상하기 위한 희생산화막(16)을 열산화나 CVD 방법으로 형성하고, 상기 게이트전극(14) 양측의 저농도 불순물영역(18)에 동일한 도전형인 n형 불순물을 고농도로 이온주입하여 저농도 불순물영역(22)을 형성하여 LDD 구조의 소오스/드레인 영역을 구성하여 MOS FET를 완성한다(도 2c 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 MOS FET의 제조방법은 게이트전극의 상부에 식각 장벽을 형성하고, 일차로 공정분해능 한계치로 식각 장벽과 게이트전극을 패터닝한 후, 소오스/드레인 영역의 고농도 불순물 이온주입을 실시하고, 상기 식각장벽층 하부의 게이트전극을 언더컷이 지도록 습식식각하고 이차 저농도 이온주입을 실시하여 LDD의 저농도 불순물 영역을 형성하여 소오스/드레인 영역을 구성하였으므로, 공정이 간단하고, 패턴간의 간격이 증가되므로 후속 공정 여유가 증가되며, 콘택 공정시 도전층간의 단락이 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

1. 반도체기판상에 게이트 절연막을 형성하는 공정과,

   상기 게이트 절연막상에 식각 장벽층 패턴과 중첩되어 있는 게이트전극을 형성하는 공정과,

   상기 게이트전극 양측의 반도체기판에 고농도 불순물영역을 형성하는 공정과,

   상기 식각방벽층 하부의 게이트전극을 소정폭 식각하여 언더컷이 지도록하는 공정과,

   상기 식각된 게이트전극 양측 하부의 반도체기판에 저농도 불순물영역을 형성하는 공정을 구비하는 MOS FET의 제조방법.
2. 제1항에 있어서, 상기 게이트 절연막으로서 산화막, 질화막 또는 산화막-질화막 적층 막으로 형성하는 것을 특징으로 하는 MOS FET의 제조방법.
3. 제1항에 있어서, 상기 게이트전극을 다결정 실리콘으로 형성하는 것을 특징으로 하는 MOS FET의 제조방법.
4. 제1항에 있어서, 상기 고농도 불순물영역을 형성하는 공정전에 상기 식각 장벽층 패턴을 제거하는 공정을 구비하는 것을 특징으로 하는 MOS FET의 제조방법.
5. 제4항에 있어서, 상기 식각장벽층의 제거 공정을 건식 또는 습식으로 실시하는 것을 특징으로 하는 MOS FET의 제조방법.