KR100323445B1 - 모스전계효과트랜지스터의제조방법 - Google Patents

모스전계효과트랜지스터의제조방법 Download PDF

Info

Publication number
KR100323445B1
KR100323445B1 KR1019950004720A KR19950004720A KR100323445B1 KR 100323445 B1 KR100323445 B1 KR 100323445B1 KR 1019950004720 A KR1019950004720 A KR 1019950004720A KR 19950004720 A KR19950004720 A KR 19950004720A KR 100323445 B1 KR100323445 B1 KR 100323445B1
Authority
KR
South Korea
Prior art keywords
spacer
gate
oxide film
forming
gate electrode
Prior art date
Application number
KR1019950004720A
Other languages
English (en)
Other versions
KR960035909A (ko
Inventor
정영배
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019950004720A priority Critical patent/KR100323445B1/ko
Publication of KR960035909A publication Critical patent/KR960035909A/ko
Application granted granted Critical
Publication of KR100323445B1 publication Critical patent/KR100323445B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한것으로서, 열전하 효과를 방지하기 위해, 반도체 기판상에 일련의 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 저농도로 불순물을 주입하고, 게이트 전극의 양측에 산화막으로된 스페이서를 형성하며, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하여 LDD 구조의 소오스/드레인전극을 형성함에 있어서, LDD 구조를 형성하기 위해 사용되는 게이트 전극 측벽에 형성되는 산화막 스페이서의 크기를 식각공정을 통해 그 크기를 줄임으로써 이후 진행되는 공정, 특히 소오스/드레인 전극과 연결되는 콘택홀 형성시 충분한 공간확보를 할 수 있게 함으로써 소자의 공정 단순화 및 효율화를 기할 수 있는 이점이 있다.

Description

모스 전계효과 트랜지스터의 제조방법
본 발명은 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transister: 이하 MOSFET라 칭함)의 제조방법에 관한것으로서, 특히 열전하 효과를 방지하기 위한 엘. 디. 디(lightly doped drain; 이하 LDD라 칭함) 구조를 형성하기 위해 사용되는 산화막 스페이서의 크기를 줄임으로써 다음 공정의 얼라인 마진(Align margin)을 향상시키는 모스 전계효과 트랜지스터의 제조방법에 관한것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 모스 전계효과 트랜지스터 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 실용화되었으며, 폴리실리콘층상에 텅스텐등과 같은 고융점금속층을 적층하여 저저항 게이트를 형성하기도 한다.
그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점 금속층 형성 공정시 스파이크 현상에 의해 고융점 금속이 게이트 절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위하여 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H2O/H2혼합가스 분위기에서 열처리하여 산화를 방지하는 방법등이 연구되고 있다.
또한 일반적으로 N 또는 P형 반도체기판에 P 또는 N형 불순물로 형성되는 PN 접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5㎛ 이하로 감소된다. 이에 따라 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 LDD 구조로 형성하여 열전하 효과도 방지한다.
종래 MOSFET에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 게이트산화막을 형성하고, 상기 게이트산화막상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 저농도로 불순물을 주입하고, 게이트전극의 양측에 산화막으로된 스페이서를 형성하며, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하여 LDD 구조의 소오스/드레인전극을 형성한다.
상기와 같은 종래 기술에 따른 MOSFET의 제조방법은 게이트 전극과 캐패시터 역할을 하는 저장전극을 형성하는 과정에서 게이트 전극 형성 후 LDD 구조를 만들어 주고 산화막을 증착한 후 저장전극 콘택홀을 형성시 게이트 전극 측벽에 형성된 스페이서의 영향으로 정렬 마진이 적어 콘택홀 형성을 어렵게 하는 문제점이 있다.
상기 게이트 전극 측벽의 스페이서 산화막은 게이트 전극의 양측면에 형성된 산화막 스페이서가 단지 열전하 효과를 방지하기 위한 LDD 구조 형성에 사용되는 것으로 LDD 구조 형성후에는 그 존재의 필요성이 상실된다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명은 LDD 구조 형성후 스페이서 산화막의 일부를 제거하여 공간확보를 하므로써 이후에 형성될 패턴들의 형성을 용이하게 하여 소자동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 MOSFET 제조방법의 특성은, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 저농도로 불순물을 주입하는 공정과, 게이트전극의 양측에 산화막으로된 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하는 공정과, 상기 스페이서 산화막을 식각하여 스페이서의 면적을 줄이는 공정과, 전체 상부에 산화막을 형성한 후 식각하여 전하저장전극 또는 비트라인 콘택홀을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 MOSFET의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제 1A 도 내지 제 1C 도는 본발명에 따른 MOSFET의 제조 공정도이다.
먼저, 제 1 도전형, 예를들어 N 또는 P형 반도체기판(1)상에 소정두께, 예를들어 70∼150Å 정도 두께의 게이트산화막(2)을 형성하고, 상기 게이트 산화막(2)상에 다결정실리콘층 패턴으로된 일련의 게이트전극(3)을 형성한 후, 상기 게이트 전극(3) 양측의 반도체 기판(1)에 저농도로 불순물을 주입하고, 게이트 전극(3)의 양측에 산화막으로된 스페이서(4)를 형성하며, 상기 스페이서(4)에 의해 노출되어 있는 게이트전극(3) 양측의 반도체 기판(1)에 고농도로 불순물을 이입주입하여 LDD 구조의 소오스/드레인전극을 형성한다.(제 1A 도 참조)
다음, 상기 LDD 구조의 소오스/드레인 전극 형성후, 게이트 전극(3) 측벽에 형성된 스페이서 산화막(4)을 식각하여 스페이서 산화막(4)의 면적을 줄여준다. 이때 상기 스페이서(4)의 식각정도는 적정한 수준으로 잘 조정하며 하되,스페이서(4)의 전부를 제거할 수 도 있으며 또는 일부, 예를 들면 1/2 정도로 줄여 식각할 수도 있다.(제 1B 도 참조)
다음, 전체구조 상부에 충간 산화막(5)을 형성한 후, 마스크를 이용하여 상기 반도체 기판상에 형성된 소오스/드레인 전극, 여기서는 도면에 도시된 N+영역과 연결되는 부위를 식각하여 전하저장전극 콘택홀(6)을 형성한다. 따라서, 상기 소오스/드레인 전극과 연결되는 전하저장전극 콘택홀(6)은 상기 스페이서(4)를 식각하여 스페이서의 면적을 작게함에 따른 넓혀진 공간에서 용이하게 얼라인하여 형성할 수 있다.(제 1C 도)
이때, 위에서 설명한 소오스/드레인 전극과 연결되는 콘택홀(6)은 전하저장전극 콘택홀로 하여 설명하였으나, 비트라인 콘택홀을 형성하는 경우에도 본 발명에 따른 방법이 동일하게 적용가능하다.
이상에서 설명한 바와 같이, 본발명에 따른 MOSFET의 제조방법은 LDD 구조 형성후 스페이서 산화막의 일부를 제거하여 공간확보를 하므로써 이후에 형성될 패턴들의 형성을 용이하게 하여 소자제조 공정의 단순화 및 효율화를 기할 수 있는 이점이 있다.
제 1A 도 내지 제 1C 도는 본발명에 따른 모스 전계효과 트랜지스터의 제조공정도.
◈ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트산화막
3 : 게이트 전극 4 : 스페이서 산화막
5 : 층간 산화막 6 : 콘택홀

Claims (4)

  1. 반도체기판상에 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성하는 공정과,
    상기 게이트전극 양측의 반도체기판에 저농도로 불순물을 주입하는 공정과,
    게이트전극의 양측에 산화막으로된 스페이서를 형성하는 공정과,
    상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하는 공정과,
    상기 스페이서 산화막의 일부를 식각하여 스페이서의 면적을 줄이는 공정과,
    전체 상부에 층간 산화막을 증착한 후 식각하여 상기 소오스/드레인전극과 연결되는 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법,
  2. 제 1 항에 있어서,
    상기 소오스/드레인 전극과 연결되는 콘택홀은 전하저장전극 콘택홀 또는 비트라인 형성 콘택홀인 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법 .
  3. 제 1 항에 있어서,
    상기 게이트산화막을 70∼15OÅ 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서 산화막은 최초 면적의 1/2 로 축소되도록 식각되는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
KR1019950004720A 1995-03-08 1995-03-08 모스전계효과트랜지스터의제조방법 KR100323445B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950004720A KR100323445B1 (ko) 1995-03-08 1995-03-08 모스전계효과트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950004720A KR100323445B1 (ko) 1995-03-08 1995-03-08 모스전계효과트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR960035909A KR960035909A (ko) 1996-10-28
KR100323445B1 true KR100323445B1 (ko) 2002-05-13

Family

ID=37460810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950004720A KR100323445B1 (ko) 1995-03-08 1995-03-08 모스전계효과트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100323445B1 (ko)

Also Published As

Publication number Publication date
KR960035909A (ko) 1996-10-28

Similar Documents

Publication Publication Date Title
US6888176B1 (en) Thyrister semiconductor device
US7804107B1 (en) Thyristor semiconductor device and method of manufacture
US6300207B1 (en) Depleted sidewall-poly LDD transistor
KR20030056604A (ko) 반도체 소자의 트랜지스터 제조 방법
JP2000196090A (ja) ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法
US5747371A (en) Method of manufacturing vertical MOSFET
KR950008257B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법
KR100255134B1 (ko) 반도체 장치 및 그 제조 방법
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR100323445B1 (ko) 모스전계효과트랜지스터의제조방법
KR0144413B1 (ko) 반도체소자 및 그 제조방법
KR100357299B1 (ko) 반도체소자의트랜지스터제조방법
KR100333549B1 (ko) 반도체소자의 비트라인 형성방법
KR100499954B1 (ko) 반도체 소자의 전계 효과 트랜지스터 제조 방법
US6720224B2 (en) Method for forming transistor of semiconductor device
KR100250098B1 (ko) 아이솔레이션영역 및 그형성방법
KR100304974B1 (ko) 모스트랜지스터제조방법
KR100323447B1 (ko) 모스전계효과트랜지스터의제조방법
KR20000004527A (ko) 반도체소자의 콘택 형성방법
KR100371284B1 (ko) 플랫 셀형 반도체 메모리 장치의 제조 방법
KR20010059530A (ko) 반도체소자의 트랜지스터 형성방법
KR100223918B1 (ko) 반도체 소자의 구조 및 제조방법
KR20010066328A (ko) 반도체소자의 트랜지스터 제조방법
KR960012262B1 (ko) 모스(mos) 트랜지스터 제조방법
KR19980060634A (ko) 모스 전계효과 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee