KR100255134B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 개시되어 있다. 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서, 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된다. 서로 반대형의 도전형으로 형성된 활성 영역들 또는 게이트들이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 오프셋 영역을 형성함으로써, 도판트의 농도가 증가하는 영역을 제거하여 실리사이데이션을 제대로 이루어지게 할 수 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 N+활성 영역과 P+활성 영역, 또는 N+게이트와 P+게이트 간에 오프셋(offset) 영역을 형성하여 도판트(dopant)의 증가로 인하여 실리사이데이션(silicidation)이 제대로 이루어지지 않는 부분이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세 패턴 형성을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위하여 낮은 저항을 갖는 게이트 및 금속 배선(interconnection)을 위한 새로운 금속화(metalization) 공정이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위하여 게이트 절연층의 두께가 점차 감소되고 있는데, 상기한 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드(silicide)을 형성함으로써 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 접촉 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 새로운 금속화 공정으로 사용되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 티타늄 실리사이드(TiSix) 등의 실리사이드를 형성하는 공정이다. 이러한 실리사이드는 ① 금속과 같은 낮은 저항을 갖고, ② 높은 온도에서 안정된 특성을 보이며, ③ 실리콘층 또는 폴리실리콘층에서의 패턴 형성이 용이하고, ④ 우수한 부착성(good adherence)와 낮은 스트레스와 같은 양호한 물리적 안정성(mechanical stability)를 가지며, ⑤ 최종 금속층과의 반응이 없고, ⑥ 낮은 콘택 저항과 적은 저항 침투성을 가지며, ⑦ 웨이퍼 사용 장비 간의 오염이 없기 때문에 새로운 금속화 물질로서 각광받고 있다.
이러한 실리사이드로는 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 또는 탄탈륨 실리사이드(TaSi2) 등이 있는데, 이 중에서 티타늄 실리사이드는 폴리실리콘층과의 사이에 있는 간극 자연 산화막(interstitial native oxide)의 분해가 가능하여 안정된 실리사이드를 형성할 수 있으며, 열 안정성(thermal stability)가 우수하고, 낮은 저항을 가지며, 게이트와 소오스/드레인 영역 간에 선택적으로 실리사이드를 형성할 수 있다는 측면에서 가장 유용한 금속화 물질로 사용되고 있다. 그러나, 상기 티타늄 실리사이드를 형성할 경우, 과잉성장된 티타늄 실리사이드가 게이트의 측벽에 형성된 스페이서의 표면을 따라 남아있게 되어 이로 인해 게이트와 소오스/드레인 영역간에 전기적 쇼트(short)가 발생할 수 있다. 또한, 후속하는 고온 열처리 공정에 의하여 티타늄 실리사이드가 끊어지는(discontinuity) 문제가 발생할 수 있다.
도 1 내지 도 4는 종래의 살리사이드 공정을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, P웰 영역만을 도시한다.
도 1을 참조하면, N형 또는 P형 반도체 기판(10)의 표면에 사진 및 이온주입 공정을 사용하여 N형 도판트를 주입한 후 고온 열처리를 통해 상기 N형 도판트를 원하는 깊이까지 확산시킴으로써 N웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 N웰을 제외한 기판 표면에 P형 도판트를 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P웰(11)을 형성한다. 상기 N웰 및 P웰은 상보형 모스(complementary metal oxide semiconductor; 이하 "CMOS"라 한다) 소자에서 PMOS 트랜지스터와 NMOS 트랜지스터를 기판 내부에서 전기적으로 분리하기 위하여 형성된다.
이어서, 통상의 소자분리 공정을 통해 상기 기판(10)의 상부에 필드 산화막(도시하지 않음)을 형성함으로써 활성 영역을 정의한 후, 상기 기판(10)의 표면에 트랜지스터의 게이트 절연층 및 게이트(도시하지 않음)을 순차적으로 형성한다. 다음에, 사진 공정을 통해 P웰(11) 중에서 NMOS 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, N형 도판트를 높은 도즈, 예컨대 1E15 ions/cm2이상의 도즈로 이온주입하여 N+활성 영역(12)을 형성한다. 계속해서, 사진 공정을 통해 P웰(11) 중에서 웰 콘택이 형성될 영역을 오픈시킨 후, P형 도판트를 높은 도즈, 예컨대 1E15 ions/cm2이상의 도즈로 이온주입하여 P+활성 영역(14)을 형성한다. 이때, 상기 N+활성 영역(12) 및 P+활성 영역(14)을 형성하기 위한 사진 공정들에서의 오정렬(misalignment) 문제로 인하여 P웰(11)의 소정 부위에서 상기 N+활성 영역(12) 및 P+활성 영역(14)이 서로 오버랩되어 N+도판트와 P+도판트가 동시에 이온주입되는 영역(16)이 형성될 수 있다. 따라서, 상기 오버랩 영역(16)에서는 도판트의 농도가 부분적으로 증가하게 된다.
이어서, 도시하지는 않았으나, N웰 영역에도 PMOS 트랜지스터의 소오스/드레인으로 제공되는 P+활성 영역과 웰 콘택으로 제공되는 N+활성 영역을 형성한다. 이때, 상기 N웰 영역에서도 N+활성 영역과 P+활성 영역이 서로 오버랩되는 영역이 형성되며, 상기 오버랩 영역에 N+도판트와 P+도판트가 동시에 이온주입된다.
도 2를 참조하면, 상기와 같이 N+활성 영역(12) 및 P+활성 영역(14)을 형성한 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 바람직하게는 티타늄(Ti)층(18)을 증착한다. 이어서, 후속하는 실리사이데이션 공정시 산소 오염 및 도판트의 손실을 방지하기 위하여 상기 티타늄층(18)의 상부에 티타늄 나이트라이드(TiN)층(20)을 형성한다.
도 3을 참조하면, 고속 열처리(rapid thermal annealing; RTA) 또는 로(furnace)를 이용한 고온 열처리를 실시하여 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다. 그 결과, 노출된 게이트, N+활성 영역(12) 및 P+활성 영역(14)의 표면에 티타늄 실리사이드층(TiSi2)(22)이 형성된다. 이때, N+활성 영역(12)과 P+활성 영역(14)이 오버랩된 영역(16)에서는 도판트의 농도가 증가하였기 때문에, 티타늄 실리사이드의 형성이 억제되어 미반응된 티타늄(18a)이 남아있게 되며, 이로 인하여 상기 N+활성 영역(12)과 P+활성 영역(14)의 면저항이 증가하게 된다. 이러한 현상은 실리콘 내에서 고용한계(solid solubility)를 초과한 도판트들이 계면에서 편석(segregation)되거나 파일-업(pile-up)되어 실리콘의 확산을 방해함으로써 일어나는 것으로 알려져 있다. 또한, 이러한 현상은 인(Ph)보다 비소(As)의 경우가 더 심하게 나타난다.
도 4를 참조하면, 상기 티타늄 실리사이드층(22), 실리콘 기판(10) 및 게이트 절연층에 손상을 주지않는 에천트(etchant)를 사용하여 상기 티타늄 나이트라이드층(20)과 미반응된 티타늄을 선택적으로 제거한다. 그러나, 실리콘 기판(10)의 표면에서 부분적으로 도판트의 농도가 증가한 오버랩 영역(16)에서는 실리사이데이션이 일어나]\지 않게 되거나 형성된 실리사이드층이 깨지게 된다 ("A" 영역 참조).
한편, 통상적인 CMOS 소자에서는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 게이트로서 POCl3로부터 도우핑시켜 형성된 N+형 폴리실리콘층을 사용한다. 이와 같이 N+형 폴리실리콘 게이트를 사용하는 NMOS 트랜지스터는 표면 채널 모드(surface channel mode)로 동작하게 되고, N+형 폴리실리콘 게이트를 사용하는 PMOS 트랜지스터는 매몰 채널 모드(buried channel mode)로 동작하게 된다.
유효 채널 길이가 0.3μm 이상이 되는 소자에서는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 같은 N+형 폴리실리콘 게이트를 사용하여도 크게 문제시되지 않는다. 그러나, 1기가(giga)급 이상의 소자에서 요구되는 0.2μm 이하의 게이트 길이에서는 쇼트-채널 효과(short channel effect)가 문제시되며, 특히, 매몰 채널 모드에서 동작하는 PMOS 트랜지스터에서 이러한 문제가 더욱 심각하게 나타난다. 즉, 매몰 채널 모드의 소자는 채널에 미치는 드레인 전압의 영향이 커지기 때문에, 표면 채널 모드의 소자보다 쇼트-채널 효과에 대해 더욱 민감하다.
따라서, NMOS 트랜지스터에는 N+형 게이트를 형성하고, PMOS 트랜지스터에는 P+형 게이트를 형성하는, 소위 이중-게이트(dual-gate) 구조로 CMOS 소자를 제작하는 방법이 연구되고 있다.
도 5는 종래 방법에 의해 제조된, 이중-게이트 구조를 갖는 반도체 장치의 평면도이다. 여기서, 참조 부호 52는 N+게이트이고, 54는 P+게이트이며, 56은 N+활성 영역이고, 58은 P+활성 영역이다.
도 5를 참조하면, 반도체 기판(도시하지 않음)의 상부에 도전층을 형성한 후, 사진 공정 및 이온주입 공정을 통해 NMOS 트랜지스터가 형성될 영역에 N+도판트를 주입하여 N+게이트(52)를 형성한다. 계속해서, 사진 공정 및 이온주입 공정을 통해 PMOS 트랜지스터가 형성될 영역에 P+도판트를 주입하여 P+게이트(54)를 형성한다. 이때, 상기 N+게이트(52) 및 P+게이트(54)는 서로 접하고 있으므로, 후속 열처리 공정을 거치면서 N+및 P+도판트들의 상호 확산(inter-diffusion)에 의하여 문턱 전압(threshold voltage)의 변동이 발생할 수 있다. 또한, 상기 N+게이트(52) 및 P+게이트(54)를 형성하기 위한 사진 공정들에서의 오정렬 문제로 인하여 N+도판트와 P+도판트가 동시에 이온주입되는 영역이 형성될 수 있다. 따라서, 이렇게 N+도판트와 P+도판트가 동시에 이온주입된 영역에서는 도판트의 농도가 증가하게 되어, 실리사이데이션이 제대로 일어나지 못하고 실리사이드층이 깨지게 되어 게이트의 면저항이 크게 증가하는 문제가 발생한다.
도 6a 및 도 6b는 각각, 600℃에서 폴리실리콘막 내의 도판트 주입량에 따른 티타늄 실리사이드의 두께 및 면저항을 도시한 그래프들이다. 여기서, ○는 도판트로 비소(As)를 사용한 경우이며, □는 도판트로 인(Ph)을 사용한 경우이다.
도 6a 및 도 6b에 도시한 바와 같이, 폴리실리콘막 내에서의 도판트의 도즈가 증가함에 따라 실리콘 내에서 고용한계를 초과한 도판트들이 계면에서 편석되거나 파일-업되어 실리콘의 확산을 방해함으로써, 티타늄 실리사이드가 제대로 형성되지 못하며 상기 티타늄 실리사이드의 면저항이 증가함을 알 수 있다. 또한, 이러한 현상이 인(Ph)보다 비소(As)의 경우에서 더 심하게 나타남을 알 수 있다.
따라서, 본 발명의 목적은 N+활성 영역과 P+활성 영역 간에 오프셋 영역을 형성하여 도판트의 증가로 인하여 실리사이데이션이 제대로 이루어지지 않는 부분이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 이중-게이트 구조를 갖는 반도체 장치에 있어서, N+게이트와 P+게이트 간에 오프셋 영역을 형성하여 도판트의 증가로 인하여 실리사이데이션이 제대로 이루어지지 않는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
도 1 내지 도 4는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 종래의 이중-게이트 구조를 갖는 반도체 장치의 평면도이다.
도 6a 및 도 6b는 각각, 600℃에서 폴리실리콘막 내의 도판트 주입량에 따른 티타늄 실리사이드의 두께 및 면저항을 도시한 그래프들이다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 단면도이다.
도 8 내지 도 11은 도 7에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12은 본 발명의 다른 실시예에 의한 이중-게이트 구조를 갖는 반도체 장치의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 101 : P웰
102, 206 : N+활성 영역 104, 208 : P+활성 영역
105, 205 : 오프셋 영역 106 : 티타늄층
108 : 티타늄 나이트라이드층 110 : 티타늄 실리사이드층
202 : N+게이트 204 : P+게이트
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서, 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 그 위에 상기 제1 도전형 및 제2 도전형의 활성 영역이 형성되는 제1 도전형의 웰 또는 제2 도전형의 웰을 더 구비한다. 바람직하게는, 상기 제1 도전형 또는 제2 도전형의 웰의 도핑 레벨보다 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨이 더 높다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 사진 공정으로 반도체 기판의 제1 영역을 오픈시킨 후, 제1 도전형의 도판트를 이온주입하여 제1 도전형의 활성 영역을 형성하는 단계; 사진 공정으로 상기 제1 영역으로부터 일정 거리만큼 이격되도록 제2 영역을 오픈시킨 후 제2 도전형의 도판트를 이온주입하여 제2 도전형의 활성 영역을 형성함과 동시에, 상기 제2 도전형의 활성 영역과 제1 도전형의 활성 영역 간에 오프셋 영역을 형성하는 단계; 상기 결과물의 상부에 금속층을 형성하는 단계; 그리고 상기 금속층에 열처리를 가하여 노출된 제1 도전형 및 제2 도전형의 활성 영역과 오프셋 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상기 제1 도전형의 활성 영역을 형성하는 단계 전에, 상기 제1 영역과 제2 영역을 모두 포함하는 반도체 기판의 제3 영역에 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨보다 낮은 도핑 레벨을 갖는 제1 도전형의 웰을 형성하는 단계를 더 구비할 수 있다.
상기 제1 도전형의 활성 영역을 형성하는 단계 전에, 상기 제1 영역과 제2 영역을 모두 포함하는 반도체 기판의 제3 영역에 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨보다 낮은 도핑 레벨을 갖는 제2 도전형의 웰을 형성하는 단계를 더 구비할 수 있다.
상기 제1 도전형의 활성 영역을 형성하는 단계 전에, 상기 반도체 기판의 상부에 트랜지스터의 게이트 절연층 및 게이트를 순차적으로 형성하는 단계를 더 구비할 수 있다.
상기 금속층을 형성하는 단계는, 상기 금속층의 상부에 금속 장벽층을 형성하는 단계를 더 포함한다. 바람직하게는, 상기 금속층은 티타늄(Ti)으로 형성하고, 상기 금속 장벽층은 티타늄 나이트라이드(TiN)로 형성한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 소자에는 제1 도전형의 게이트를 형성하고 제2 도전형의 소자에는 제2 도전형의 게이트를 형성하는 이중-게이트 구조를 가지며, 상기 게이트들이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서, 상기 제1 도전형의 게이트와 제2 도전형의 게이트가 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 제1 도전형 및 제2 도전형의 게이트는 폴리실리콘, 비정질실리콘 또는 단결정실리콘 구조를 갖는다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 소자에는 제1 도전형의 게이트를 형성하고 제2 도전형의 소자에는 제2 도전형의 게이트를 형성하는 이중-게이트 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상부에 도전층을 형성하는 단계; 사진 공정을 통해 상기 기판의 제1 영역을 오픈시킨 후, 노출된 도전층에 제1 도전형의 도판트를 이온주입함으로써 제1 도전형의 게이트를 형성하는 단계; 사진 공정을 통해 상기 제1 영역으로부터 일정 거리만큼 이격되도록 제2 영역을 오픈시킨 후, 노출된 도전층에 제2 도전형의 도판트를 이온주입하여 제2 도전형의 게이트를 형성함과 동시에 상기 제2 도전형의 게이트와 제1 도전형의 게이트 간에 오프셋 영역을 형성하는 단계; 상기 결과물의 상부에 금속층을 형성하는 단계; 그리고 상기 금속층에 열처리를 가하여 노출된 제1 도전형 및 제2 도전형의 게이트와 오프셋 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 서로 반대형의 도전형으로 형성되는 활성 영역들 또는 게이트들이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 오프셋 영역을 형성한다. 따라서, 상기 오프셋 영역에서는 서로 다른 도전형의 도판트들이 모두 이온주입되지 않으므로, 도판트의 농도가 증가하는 영역을 제거하여 실리사이데이션이 제대로 이루어지게 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 단면도로서, P웰 영역만을 도시한다.
도 7을 참조하면, N형 또는 P형 반도체 기판(100)의 표면에 형성된 P웰(101)의 상부에 NMOS 트랜지스터의 소오스/드레인으로 제공되는 N+활성 영역(102)과 P웰 콘택으로 제공되는 P+활성 영역(104)이 형성된다. 이때, 상기 N+활성 영역(102)과 P+활성 영역(104)이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 그들 사이에 오프셋 영역(105)이 형성된다. 상기 N+활성 영역(102)과 P+활성 영역(104)의 상부에는 티타늄 실리사이드층(TiSi2)(110)이 형성되며, 상기 오프셋 영역(105)의 상부에도 티타늄 실리사이드층(110)이 제대로 형성된다. 즉, 상기 오프셋 영역(105)에서는 N+도판트와 P+도판트가 이온주입되지 않으므로, 도판트의 농도가 증가하는 영역이 제거되어 활성 영역의 전체 표면에서 실리사이데이션이 일어나게 된다.
또한, 도시하지는 않았으나, N웰 영역에도 PMOS 트랜지스터의 소오스/드레인으로 제공되는 P+활성 영역과 웰 콘택으로 제공되는 N+활성 영역이 형성되며, 상기 N+활성 영역과 P+활성 영역 간에 오프셋 영역이 형성된다.
도 8 내지 도 11은 도 7에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 오프셋 영역(105)을 형성하는 단계를 도시한다. N형 또는 P형 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 N형 도판트를 주입한 후 고온 열처리를 통해 상기 N형 도판트를 원하는 깊이까지 확산시킴으로써 N웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 N웰을 제외한 기판 표면에 P형 도판트를 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P웰(101)을 형성한다.
이어서, 통상의 소자분리 공정을 통해 상기 기판(100)의 상부에 필드 산화막(도시하지 않음)을 형성함으로써 활성 영역을 정의한 후, 상기 기판(100)의 표면에 트랜지스터의 게이트 절연층 및 게이트(도시하지 않음)를 순차적으로 형성한다. 다음에, 사진 공정을 통해 P웰(101) 중에서 NMOS 트랜지스터의 소오스/드레인이 형성될 제1 영역을 오픈시킨 후, N형 도판트를 높은 도즈, 예컨대 1E15 ions/cm2이상의 도즈로 이온주입하여 N+활성 영역(12)을 형성한다. 계속해서, 사진 공정을 통해 P웰(11) 중에서 웰 콘택이 형성될 제2 영역을 오픈시킨 후, P형 도판트를 높은 도즈, 예컨대 1E15 ions/cm2이상의 도즈로 이온주입하여 P+활성 영역(14)을 형성한다. 여기서, 상기 제2 영역을 오픈시키기 위한 사진 공정시, N+활성 영역(102)과 P+활성 영역(104) 간에 오프셋 영역(105)이 형성될 수 있도록 상기 제2 영역을 제1 영역으로부터 일정 거리만큼 이격되도록 오픈시킨다.
이어서, 도시하지는 않았으나, N웰 영역에도 PMOS 트랜지스터의 소오스/드레인으로 제공되는 P+활성 영역과 웰 콘택으로 제공되는 N+활성 영역을 형성한다. 이때, 상기 N웰 영역에서도 N+활성 영역과 P+활성 영역 간에 오프셋 영역이 형성되도록 한다.
도 9는 티타늄층(106) 및 티타늄 나이트라이드층(108)을 형성하는 단계를 도시한다. 상기와 같이 N+활성 영역(102), P+활성 영역(104) 및 오프셋 영역(105)을 형성한 후, 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 바람직하게는 티타늄(Ti)층(106)을 증착한다. 이어서, 후속하는 실리사이데이션 공정시 산소 오염 및 도판트의 손실을 방지하기 위한 금속 장벽층으로서, 상기 티타늄층(106)의 상부에 티타늄 나이트라이드(TiN)층(108)을 형성한다.
도 10은 티타늄 실리사이드층(110)을 형성하는 단계를 도시한다. 상기와 같이 티타늄 나이트라이드층(108)을 형성한 후, 결과물의 전면에 고속 열처리(RTA) 또는 로(furnace)를 이용한 고온 열처리를 실시하여 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다. 그 결과, 노출된 게이트, N+활성 영역(102), P+활성 영역(104) 및 오프셋 영역(105)의 표면에 티타늄 실리사이드층(TiSi2)(110)이 형성된다. 이때, 상기 오프셋 영역(105)에서는 N+도판트와 P+도판트가 이온주입되지 않았으므로, 도판트의 농도가 증가하는 영역이 제거되어 활성 영역의 전체 표면에서 실리사이데이션이 일어나 미반응된 티타늄이 남아있지 않게 된다.
도 11은 상기 티타늄 실리사이드층(110), 실리콘 기판(100) 및 게이트 절연층에 손상을 주지않는 에천트를 사용하여 상기 티타늄 나이트라이드층(108)과 미반응된 티타늄을 선택적으로 제거하는 스트립(strip) 단계를 도시한다. 본 발명에 의하면, N+활성 영역(102)과 P+활성 영역(104) 사이에서 오프셋 영역(105)에 의하여 미반응된 티타늄이 없으므로, 상기한 스트립 공정 후 활성 영역의 표면 전체에 티타늄 실리사이드층(110)이 형성된다.
도 12은 본 발명의 다른 실시예에 의한 이중-게이트 구조를 갖는 반도체 장치의 평면도이다.
도 12를 참조하면, 본 발명에 의한 이중-게이트 구조에 의하면, NMOS 트랜지스터의 N+게이트(202)와 PMOS 트랜지스터의 P+게이트(204)가 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된다. 즉, 상기 N+게이트(202)와 P+게이트(204) 간에 N+도판트와 P+도판트가 모두 이온주입되지 않는 오프셋 영역(205)이 형성된다.
이하, 상술한 이중-게이트 구조의 형성 방법을 살펴보면 다음과 같다.
먼저, 반도체 기판의 상부에 게이트용 도전층을 형성한다. 상기 도전층은 폴리실리콘, 비정질실리콘 또는 단결정실리콘으로 형성한다. 이어서, 사진 공정을 통해 NMOS 트랜지스터가 형성될 제1 영역을 오픈시킨 후, 노출된 도전층에 N+도판트를 이온주입하여 N+게이트(202)를 형성한다. 다음에, 사진 공정을 통해 PMOS 트랜지스터가 형성될 제2 영역을 제1 영역으로부터 일정 거리만큼 이격되도록 오픈시킨후, 노출된 도전층에 P+도판트를 주입하여 P+게이트(204)를 형성한다. 따라서, 상기 N+게이트(202)와 P+게이트(204) 사이에는 N+도판트와 P+도판트가 모두 이온주입되지 않는 오프셋 영역(205)이 형성된다.
계속해서, 사진 공정 및 이온주입 공정을 통해 NMOS 트랜지스터 영역에는 상기 N+게이트(202)에 자기정렬되는 N+활성 영역(206)을 형성하고, PMOS 트랜지스터 영역에는 상기 P+게이트(204)에 자기정렬되는 P+활성 영역(208)을 형성한다.
그리고, 도시하지는 않았으나, 상기 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 바람직하게는 티타늄(Ti)층을 증착한 후, 결과물의 전면에 고속 열처리(RTA) 또는 로(furnace)를 이용한 고온 열처리를 실시하여 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다. 그 결과, 노출된 N+및 P+게이트(202, 204)와 N+및 P+활성 영역(206, 208), 그리고 오프셋 영역(205)의 표면에 티타늄 실리사이드층(TiSi2)이 형성된다. 이때, 상기 오프셋 영역(205)에서는 N+도판트와 P+도판트가 이온주입되지 않았으므로, 도판트의 농도가 증가하는 영역이 제거되어 활성 영역의 전체 표면에서 실리사이데이션이 일어나 미반응된 티타늄이 남아있지 않게 된다.
다음에, 상기 티타늄 실리사이드층, 실리콘 기판 및 게이트 절연층에 손상을 주지않는 에천트를 사용하여 미반응된 티타늄을 선택적으로 제거하는 스트립 공정을 진행한다. 본 발명에 의하면, N+게이트(202)와 P+게이트(204) 사이에 오프셋 영역(205)에 의하여 미반응된 티타늄이 없으므로, 상기한 스트립 공정 후 게이트 및 활성 영역의 표면 전체에 티타늄 실리사이드층이 형성된다.
상술한 본 발명의 다른 실시예에 의하면, 상기 N+게이트(202)와 P+게이트(204) 사이에 오프셋 영역(205)이 형성되므로, 후속 열처리 공정에 의한 N+및 P+도판트들의 상호 확산이 일어나지 않아 문턱 전압의 변동을 방지할 수 있다. 또한, N+게이트(202) 및 P+게이트(204)를 형성하기 위한 사진 공정들에서의 오정렬 문제로 인해 상기 N+도판트와 P+도판트가 동시에 이온주입되는 영역이 형성되지 않으므로, 도판트의 농도 증가로 인한 실리사이드층의 깨짐 현상이 일어나지 않아 안정된 게이트 면저항을 확보할 수 있다.
상술한 바와 같이 본 발명에 의하면, 서로 반대형의 도전형으로 형성되는 활성 영역들 또는 게이트들이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 오프셋 영역을 형성한다. 따라서, 상기 오프셋 영역에서는 서로 다른 도전형의 도판트들이 모두 이온주입되지 않으므로, 도판트의 농도가 증가하는 영역을 제거하여 실리사이데이션이 제대로 이루어지게 할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서,
    상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 그 위에 상기 제1 도전형 및 제2 도전형의 활성 영역이 형성되는 제1 도전형의 웰을 더 구비하며, 상기 제1 도전형의 웰의 도핑 레벨보다 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨이 더 높은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 그 위에 상기 제1 도전형 및 제2 도전형의 활성 영역이 형성되는 제2 도전형의 웰을 더 구비하며, 상기 제2 도전형의 웰의 도핑 레벨보다 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨이 더 높은 것을 특징으로 하는 반도체 장치.
  4. 제1 도전형의 소자에는 제1 도전형의 게이트를 형성하고 제2 도전형의 소자에는 제2 도전형의 게이트를 형성하는 이중-게이트 구조를 가지며, 상기 게이트들이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서,
    상기 제1 도전형의 게이트와 제2 도전형의 게이트가 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 도전형 및 제2 도전형의 게이트는 폴리실리콘, 비정질실리콘 또는 단결정실리콘 구조를 갖는 것을 특징으로 하는 반도체 장치.
  6. 사진 공정으로 반도체 기판의 제1 영역을 오픈시킨 후, 제1 도전형의 도판트를 이온주입하여 제1 도전형의 활성 영역을 형성하는 단계;
    사진 공정으로 상기 제1 영역으로부터 일정 거리만큼 이격되도록 제2 영역을 오픈시킨 후 제2 도전형의 도판트를 이온주입하여 제2 도전형의 활성 영역을 형성함과 동시에, 상기 제2 도전형의 활성 영역과 제1 도전형의 활성 영역 간에 오프셋 영역을 형성하는 단계;
    상기 결과물의 상부에 금속층을 형성하는 단계; 그리고
    상기 금속층에 열처리를 가하여 노출된 제1 도전형 및 제2 도전형의 활성 영역과 오프셋 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 도전형의 활성 영역을 형성하는 단계 전에,
    상기 제1 영역과 제2 영역을 모두 포함하는 반도체 기판의 제3 영역에 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨보다 낮은 도핑 레벨을 갖는 제1 도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제1 도전형의 활성 영역을 형성하는 단계 전에,
    상기 제1 영역과 제2 영역을 모두 포함하는 반도체 기판의 제3 영역에 상기 제1 도전형 또는 제2 도전형의 활성 영역의 도핑 레벨보다 낮은 도핑 레벨을 갖는 제2 도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 제1 도전형의 활성 영역을 형성하는 단계 전에, 상기 반도체 기판의 상부에 트랜지스터의 게이트 절연층 및 게이트를 순차적으로 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 금속층을 형성하는 단계는, 상기 금속층의 상부에 금속 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 금속층은 티타늄(Ti)으로 형성하고, 상기 금속 장벽층은 티타늄 나이트라이드(TiN)로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1 도전형의 소자에는 제1 도전형의 게이트를 형성하고 제2 도전형의 소자에는 제2 도전형의 게이트를 형성하는 이중-게이트 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 도전층을 형성하는 단계;
    사진 공정을 통해 상기 기판의 제1 영역을 오픈시킨 후, 노출된 도전층에 제1 도전형의 도판트를 이온주입함으로써 제1 도전형의 게이트를 형성하는 단계;
    사진 공정을 통해 상기 제1 영역으로부터 일정 거리만큼 이격되도록 제2 영역을 오픈시킨 후, 노출된 도전층에 제2 도전형의 도판트를 이온주입하여 제2 도전형의 게이트를 형성함과 동시에 상기 제2 도전형의 게이트와 제1 도전형의 게이트 간에 오프셋 영역을 형성하는 단계;
    상기 결과물의 상부에 금속층을 형성하는 단계; 그리고
    상기 금속층에 열처리를 가하여 노출된 제1 도전형 및 제2 도전형의 게이트와 오프셋 영역의 표면에 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 도전형 및 제2 도전형의 게이트는 폴리실리콘, 비정질실리콘 또는 단결정실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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