JP3914114B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に係わり、特にシリサイド膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの高性能化に伴い、寄生抵抗成分の削減にゲート電極のシリサイド化が一般的に用いられるようになってきている。ＳＲＡＭセルのように非常に高い集積度が必要な集積回路の場合、ＮＭＯＳのゲートとＰＭＯＳのゲートとを一つのＳｉゲートパターンとし、このＳｉゲートパターン内のＮ+拡散層とＰ+拡散層との接合部分をシリサイドでショートする構造を取る場合がある。
【０００３】
このように同一のＳｉゲートパターン内にＮ+拡散層とＰ+拡散層とを形成する場合、通常レジストマスクによるＳｉゲートパターン形成と、Ｎ型不純物及びＰ型不純物のイオン注入とを行う。このとき、レジストマスクの合わせ位置関係により、Ｎ+拡散層とＰ+拡散層とが重なり、Ｎ型不純物とＰ型不純物とが混在する混在領域がＳｉゲートパターン内に形成されることがある。混在領域の表面上に形成される自然酸化膜の厚さは、Ｎ+拡散層の表面上に形成される自然酸化膜の厚さや、Ｐ+拡散層の表面上に形成される自然酸化膜の厚さと異なる。
【０００４】
また、Ｐ+拡散層の表面上に形成される自然酸化膜は、Ｐ+拡散層の表面上に形成される自然酸化膜よりも除去し難いことが知られている。具体的には、Ｐ+拡散層の表面上に形成された自然酸化膜、あるいは酸化膜はホール濃度が高くなるために、完全に除去することは難しい。
【０００５】
参考文献：Sato et al. “Study of HF-Treated Heavily-Doped Si Surface Using Contact Angle Measurements” Jpn. J. Appl. Phys. Vol.33(1994), pp.6508-6513.
【０００６】
【発明が解決しようとする課題】
Ｓｉゲートパターンの表面上にシリサイド膜を形成する場合、前処理としてＳｉゲートパターンの表面から、自然酸化膜を除去する工程がある。しかし、Ｓｉゲートパターンの表面上に形成された自然酸化膜に、膜厚のばらつきや、除去のし難さ等のばらつきがあると、前処理では除去しきれず、Ｓｉゲートパターン上に、自然酸化膜が残ってしまうことがある。残ってしまった自然酸化膜は、Ｓｉとメタルとのシリサイデーション反応を妨げる。この結果、Ｓｉゲートパターン中の自然酸化膜の残存領域において抵抗が増加したり、オープン不良を引き起こしたりすることがある。以下、これらの典型例を説明する。
【０００７】
図３３Ａ〜図３３Ｅは、従来の半導体装置を製造工程順に示す断面図で、特にＳｉゲートパターン内に混在領域が形成された場合の事情を示している。
【０００８】
まず、図３３Ａに示すように、Ｓｉゲートパターン１０１内には、Ｐ+拡散層１０４、Ｎ+拡散層１０５、Ｎ+/Ｐ+混在領域１０７が形成されている。また、Ｓｉゲートパターン１０１の表面上には自然酸化膜１１０が形成されるが、特に混在領域１０７の表面上の膜厚ｔ１０７は、Ｐ+拡散層１０４の表面上における膜厚ｔ１０４や、Ｎ+拡散層１０５の表面上における膜厚ｔ１０５と異なる。特に膜厚ｔ１０７は膜厚ｔ１０４よりも厚く、また、膜厚ｔ１０５よりも厚い。
【０００９】
次に、図３３Ｂに示すように、フッ酸等によるウェットエッチングを用いて、自然酸化膜１１０をエッチングする。このとき、自然酸化膜１１０が、混在領域１０７の表面上に残ったとする。
【００１０】
次に、図３３Ｃに示すように、自然酸化膜１１０が残った状態のＳｉゲートパターン１０１上に、メタル膜１１１を形成する。
【００１１】
次に、図３３Ｄに示すように、熱処理し、Ｓｉゲートパターン１０１とメタル膜１１１とを反応させ、シリサイド膜１０９を形成する。このとき、自然酸化膜１１０上では反応が起きにくいため、自然酸化膜１１０上にはシリサイド膜１０９がほとんど形成されない。
【００１２】
次に、図３３Ｅに示すように、メタル膜１１１のうち未反応部分を除去する。これにより、表面がシリサイド化されたＳｉゲートパターン１０１が得られる。
【００１３】
しかしながら、混在領域１０７の表面上にはシリサイド膜１０９がほとんど形成されないため、シリサイド膜１０９がＰ+拡散層１０４とＮ+拡散層１０５との境界領域１０６において分断される。この結果、Ｐ+拡散層１０４とＮ+拡散層１０５との接合部分をシリサイド膜１０９でショートさせることができなくなる。これは、例えば、オープン不良の原因となる。
【００１４】
図３４Ａ〜図３４Ｅは、別の従来の半導体装置を製造工程順に示す断面図で、特にＰ+拡散層の表面上に自然酸化膜が残った場合の事情を示している。
【００１５】
まず、図３４Ａに示すように、Ｓｉゲートパターン１０１内には、Ｐ+拡散層１０４、及びＮ+拡散層１０５が形成され、その表面上には自然酸化膜１１０が形成されている。
【００１６】
次に、図３４Ｂに示すように、フッ酸等によるウェットエッチングを用いて、自然酸化膜１１０をエッチングする。このとき、自然酸化膜１１０が、Ｐ+拡散層１０４の表面上に残ったとする。
【００１７】
次に、図３４Ｃに示すように、自然酸化膜１１０が残った状態のＳｉゲートパターン１０１上に、メタル膜１１１を形成する。
【００１８】
次に、図３４Ｄに示すように、熱処理し、Ｓｉゲートパターン１０１とメタル膜１１１とを反応させ、シリサイド膜１０９を形成する。このとき、図３３Ｄを参照して説明したように、自然酸化膜１１０上にはシリサイド膜１０９がほとんど形成されない。
【００１９】
次に、図３４Ｅに示すように、メタル膜１１１のうち未反応部分を除去する。これにより、表面がシリサイド化されたＳｉゲートパターン１０１が得られる。
【００２０】
しかし、自然酸化膜１１０上にはシリサイド膜１０９がほとんど形成されないため、シリサイド膜１０９がＰ+拡散層１０４上で分断される。この結果、Ｐ+拡散層１０４のうち、自然酸化膜１１０の残存領域上で、抵抗が増加する。
【００２１】
これらのような自然酸化膜１１０がＳｉゲートパターン１０１上に残ることに起因した事情は、例えば、図３３Ｂや図３４Ｂに示した工程において、自然酸化膜１１０のエッチング量を多くすれば解消することが可能である。しかし、自然酸化膜１１０のエッチング量を多くする、ということは、集積回路のある個所、例えば素子分離領域等に過剰なエッチングが生じることになる。過剰なエッチングに起因して引き起こされる典型的な事情の一例を、次に説明する。
【００２２】
図３５〜図３９は、従来の半導体装置の一製造工程を示す断面図で、特にサリサイドプロセスを示している。
【００２３】
まず、図３５に示すように、Ｎ型ウェル領域１２１の表面領域には、素子分離領域１２２が形成され、素子領域１２３を区画している。素子領域１２３内には、ＭＯＳＦＥＴのソース／ドレインとして機能するＰ+拡散層１２４、Ｐ-拡散層１２５が形成されている。Ｐ-拡散層１２５は、ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦＥＴにおいて、ＬＤＤあるいはエクステンションと呼ばれる領域である。Ｐ-拡散層１２５間のチャネル領域上にはゲート絶縁膜１２６が形成され、ゲート絶縁膜１２６上にはゲート電極１２７が形成されている。ゲート電極１２７はＰ型不純物がドープされたシリコンであり、例えば、図３３Ａ、図３４Ａに示したＳｉゲートパターン１のＰ+拡散層１０４に相当する。ゲート電極１２７の側壁上及びＰ-拡散層１２５上には側壁絶縁膜１２８が形成されている。側壁絶縁膜１２８はシリコン酸化膜である。Ｐ+拡散層１２４の表面上及びゲート電極１２７の表面上には、自然酸化膜１１０が形成されている。
【００２４】
次に、図３６に示すように、フッ酸等によるウェットエッチングを用いて、自然酸化膜１１０をエッチングする。このエッチングにおいて、自然酸化膜１１０を、例えば、ゲート電極１２７の表面上やＰ+拡散層１２４の表面上から完全に除去するために、自然酸化膜１１０のエッチング量を多くしたとする。このとき、過剰なエッチングが素子分離領域１２２や側壁絶縁膜１２８に生じ、それらの膜厚が減少する。特に素子分離領域１２２の膜厚の減少が激しいと、参照符号１３０に示すように、Ｐ+拡散層１２４とＮ型ウェル領域１２１との接合を超え、Ｎ型ウェル領域１２１が露出することがある。
【００２５】
次に、図３７に示すように、Ｎ型ウェル領域１２１が露出した状態の構造上に、メタル膜１１１を形成する。
【００２６】
次に、図３８に示すように、熱処理し、ゲート電極１２７や素子領域１２３のＳｉとメタル膜１１１とを反応させ、シリサイド膜１０９を形成する。
【００２７】
次に、図３９に示すように、メタル膜１１１のうち未反応部分を除去する。これにより、ゲート電極１２７の表面及びＰ+拡散層１２４の表面がシリサイド化される。
【００２８】
しかし、素子分離領域１２２の膜厚が減少し、Ｎ型ウェル領域１２１が露出していたため、シリサイド膜１０９が、Ｐ+拡散層１２４とＮ型ウェル１２１とに跨って形成されてしまう。この結果、参照符号１３１に示すように、Ｐ+拡散層１２４とＮ型ウェル１２１とがシリサイド膜１０９を介してショートする。そして、Ｐ+拡散層１２４とＮ型ウェル１２１との間の接合リークの増大、あるいはＭＯＳＦＥＴが動作しなくなる、といった事情が引き起こされる。
【００２９】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、シリサイド膜を形成し易い半導体装置及びその製造方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体装置は、ゲルマニウムが低濃度に含有されたゲルマニウム低濃度領域とゲルマニウムが高濃度に含有されたゲルマニウム高濃度領域とを有する、シリコン及びゲルマニウムを含む半導体領域と、前記半導体領域内に形成されたＰ型拡散層と、前記半導体領域内に形成され、前記Ｐ型拡散層との境界領域を、前記ゲルマニウムが高濃度な領域に存在させたＮ型拡散層と、前記Ｎ型拡散層上から前記境界領域上及び前記Ｐ型拡散層上にかけて形成されたシリサイド膜とを具備することを特徴とする。
【００３１】
また、この発明の第２態様に係る半導体装置の製造方法は、少なくともシリコンを含む半導体領域内に、ゲルマニウムを低濃度に含有したゲルマニウム低濃度領域とゲルマニウムを高濃度に含有したゲルマニウム高濃度領域とを形成する工程と、前記半導体領域内に、Ｐ型拡散層及びＮ型拡散層を、これら拡散層の境界領域を、前記ゲルマニウム高濃度領域に存在させて形成する工程と、前記Ｎ型拡散層上から前記境界領域上及び前記Ｐ型拡散層上にかけて、シリサイド膜を形成する工程とを具備することを特徴とする。
【００３３】
【発明の実施の形態】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３４】
（第１実施形態）
図１Ａは、この発明の第１実施形態に係る半導体装置を示す断面図である。
【００３５】
図１Ａに示すように、半導体領域、例えば、半導体膜１にはシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）が含まれている。半導体膜１の一例は、ＭＯＳＦＥＴのゲートパターンである。本実施形態の半導体膜１には、ゲルマニウムが低濃度に含有されたＧｅ低濃度領域２と、ゲルマニウムが高濃度に含有されたＧｅ高濃度領域３とが形成されている。
【００３６】
さらに半導体膜１内には、Ｐ+拡散層４とＮ+拡散層５とが形成されている。Ｐ+拡散層４とＮ+拡散層５との境界領域６は、Ｇｅ高濃度領域３内に形成されている。
【００３７】
本実施形態の境界領域６は、Ｎ型不純物とＰ型不純物とを含む混在領域（Ｎ+/Ｐ+）７を含む。Ｐ+拡散層４は、Ｇｅ高濃度領域３内に形成されている。また、Ｇｅ低濃度領域２とＧｅ高濃度領域３との境界８はＮ+拡散層５内に形成されている。Ｎ+拡散層５上、境界領域６上、及びＰ+拡散層４上には、これらの上それぞれにかけて連続してシリサイド膜９が形成されている。また、シリサイド膜９は、Ｐ+拡散層４上においても分断されていない。
【００３８】
次に、第１実施形態に係る半導体装置の一製造方法例を説明する。
【００３９】
図２〜図１３は、それぞれ第１実施形態に係る半導体装置を一製造方法例に従って示す断面図である。
【００４０】
まず、図２に示すように、少なくともシリコンを含む半導体膜１を形成する。本例では、半導体膜１はゲートパターンであり、半導体膜１はゲート絶縁膜（図示せず）上に形成される。半導体膜１の膜厚は任意である。敢えて一例を挙げるならば、半導体膜１がゲートパターンであり、かつトランジスタのゲート長が１００ｎｍの世代においては、１００ｎｍから２００ｎｍである。
【００４１】
さらに、本例の半導体膜１にはシリコンの他、ゲルマニウム（Ｇｅ）が含まれ、多結晶ＳｉＧｅとなっている。半導体膜１の表面上には、自然酸化膜１０が形成されている。
【００４２】
次に、図３に示すように、自然酸化膜１０が形成された半導体膜１上に、耐酸化性膜３０を形成する。耐酸化性膜３０の材料の一例は、窒化シリコンである。耐酸化性膜３０の膜厚は、半導体膜１の酸化を抑制できる膜厚であれば良く、一例を挙げるならば、１０ｎｍから５０ｎｍ程度である。１０ｎｍから５０ｎｍ程度の膜厚であれば、後の工程において耐酸化性膜３０も剥離しやすい。
【００４３】
次に、図４に示すように、耐酸化性膜３０を、例えば、レジストマスクと反応性イオンエッチング（ＲＩＥ）とを用いてパターニングし、半導体膜１のうち、Ｐ+拡散層形成予定領域に対応する部分の表面を露出させる。このとき、耐酸化性膜３０の端部３１は、Ｎ+拡散層形成予定領域内に配置されるようにする。耐酸化性膜３０の端部３１は、後に、Ｇｅ低濃度領域とＧｅ高濃度領域との境界を規定する。
【００４４】
次に、図５に示すように、耐酸化性膜３０をマスクに用いて、半導体膜１の表面を酸化し、シリコン酸化膜３２を形成する。シリコン酸化膜３２が形成されることで、半導体膜１のうち、Ｐ+拡散層形成予定領域の膜厚ｔ１Ｐは、Ｎ+拡散層形成予定領域の膜厚ｔ１Ｎよりも薄くなる。このとき、ゲルマニウムがシリコン酸化膜３２中に取り込まれ難い性質が利用され、薄くなった半導体膜１においてＧｅ濃度が増加する。これにより、半導体膜１には、Ｇｅが低濃度な領域２とＧｅが高濃度な領域３とが形成される。
【００４５】
次に、図６に示すように、耐酸化性膜３０及びシリコン酸化膜３２を、半導体膜１から除去する。このとき、同図に示すように自然酸化膜１０も一旦除去される。しかし、後の工程において半導体膜１の表面が酸素に触れると、半導体膜１の表面には自然酸化膜１０が再度形成される。
【００４６】
次に、図７に示すように、半導体膜１を、例えば、ゲートパターンにパターニングした後、パターニングされた半導体膜１上に、Ｐ型不純物イオン注入用のレジストマスク３３を形成する。次いで、レジストマスク３３をマスクに用いてＰ型不純物イオン３４、例えば、ボロンを含む不純物イオンを半導体膜１に注入する。このとき、レジストマスク３３の端部３５は、Ｇｅ高濃度領域３内に配置されるようにする。
【００４７】
次に、図８に示すように、レジストマスク３３を除去した後、半導体膜１上に、Ｎ型不純物イオン注入用のレジストマスク３６を形成する。次いで、レジストマスク３６をマスクに用いてＮ型不純物イオン３７、例えば、リンあるいはヒ素を含む不純物イオンを半導体膜１に注入する。このとき、レジストマスク３６の端部３８は、レジストマスク３３の端部３５と同様に、Ｇｅ高濃度領域３内に配置されるようにする。
【００４８】
次に、図９に示すように、例えば、熱処理し、半導体膜１内に注入されたＰ型不純物及びＮ型不純物を活性化させる。これにより、半導体膜１のうち、Ｇｅ高濃度領域３内にＰ+拡散層４及び混在領域７がそれぞれ形成され、Ｇｅ低濃度領域２にＮ+拡散層５が形成される。
【００４９】
次に、図１０に示すように、例えば、フッ酸（例えば希フッ酸）、あるいはフッ酸を含むエッチャントを用いたウェットエッチングを用いて、自然酸化膜１１０をエッチングする。この工程は、シリサイド形成用のメタル膜を形成するための前処理である。このとき、同図に示すように、混在領域７はＧｅ高濃度領域３内に形成されているので、例えば、図３３Ａ〜図３３Ｅを参照して説明したプロセスに比べ、混在領域７の表面上に形成された自然酸化膜１０は除去し易い。また、Ｐ+拡散層４についても、混在領域７と同様にＧｅ高濃度領域３内に形成されているので、例えば、図３４Ａ〜図３４Ｅを参照して説明したプロセスに比べ、Ｐ+拡散層４の表面上に形成された自然酸化膜１０を除去し易い。自然酸化膜１０が除去し易くなる理由としては、自然酸化膜１０がゲルマニウムを含むシリコン上に形成されているために、自然酸化膜１０の膜厚がゲルマニウムを含まないシリコン上に形成された場合に比べて薄くなること、あるいはフッ酸に対するエッチングレートが速くなることが挙げられる。また、自然酸化膜１０の膜厚が薄くなる現象及びフッ酸に対するエッチングレートが速くなる現象はともに、ゲルマニウムの濃度が高まるに連れて高まる。つまり、自然酸化膜１０の膜厚は、Ｇｅ低濃度領域２の表面上よりもＧｅ高濃度領域３の表面上のほうが薄くなり、また、自然酸化膜１０のフッ酸に対するエッチングレートはＧｅ低濃度領域２の表面上よりもＧｅ高濃度領域３の表面上のほうが速くなる。従って、Ｐ+拡散層４の表面上及び混在領域７の表面上に形成された自然酸化膜１０の除去のし易さは、Ｎ+拡散層５の表面上に形成された自然酸化膜１０と、ほぼ同等にまで改善することが可能である。
【００５０】
次に、図１１に示すように、自然酸化膜１０が除去された半導体膜１上に、シリサイド膜を形成するためのメタル膜１１を形成する。メタルは、シリコンと反応し、シリサイドを作るメタルであれば良く、その材料の例としては、チタン（Ｔｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）等を挙げることができる。
【００５１】
次に、図１２に示すように、例えば、熱処理し、半導体膜１とメタル膜１１とを反応させ、シリサイド膜９を形成する。このとき、本実施形態では、自然酸化膜１０が混在領域７の表面上やＰ+拡散層４の表面上から除去されるので、シリサイド膜９は、Ｎ+拡散層５上、混在領域７上、及びＰ+拡散層４上それぞれにかけて連続して形成される。また、シリサイド膜９は、Ｐ+拡散層４上においても分断されない。
【００５２】
次に、図１３に示すように、メタル膜１１のうち未反応部分を除去する。これにより、表面がシリサイド化された半導体膜１が得られる。
【００５３】
上記第１実施形態に係る半導体装置によれば、Ｐ+拡散層４とＮ+拡散層５との境界領域６がＧｅ高濃度領域３に存在する。このため、境界領域６が混在領域７を含む場合であっても、混在領域７の表面上に形成される自然酸化膜１０を、例えば、図３３Ａ〜図３３Ｅに示した装置に比較して、除去し易くなる。このため、シリサイド膜９を半導体膜１上により均一に形成することが可能となり、Ｐ+拡散層４とＮ+拡散層５との接合部分をシリサイド膜９で、より確実にショートさせることが可能となる。この結果、例えば、オープン不良が発生する確率を、より低くすることが可能となる。
【００５４】
また、Ｐ+拡散層４はＧｅ高濃度領域３内に存在する。このため、Ｐ+拡散層４の表面上に形成される自然酸化膜を、例えば、図３４Ａ〜図３４Ｅに示した装置に比較して、除去し易くなる。このため、シリサイド膜１０９がＰ+拡散層４上で分断される確率を、より低くすることができる。この結果、例えば、Ｐ+拡散層４上における抵抗の増加を抑制することが可能となる。
【００５５】
また、混在領域７の表面上に形成された自然酸化膜１０及びＰ+拡散層４の表面上に形成された自然酸化膜１０を、それぞれ除去し易くなる。それぞれの除去のし易さは、例えばＮ+拡散層５の表面上に形成された自然酸化膜１０と、ほぼ同等まで改善することが可能である。このため、自然酸化膜１０において、除去のし易さのばらつきが小さくなり、例えば、自然酸化膜１０のエッチング量を多くせずに済む。この結果、過剰なエッチングに起因して引き起こされる事情、例えば、図３５〜図３９を参照して説明したような接合リークの増大、あるいは絶縁ゲート型電界効果トランジスタが動作しなくなる、といった事情も改善することが可能となる。
【００５６】
また、そのような半導体装置であれば、製造歩留まりも向上させ易く、また、素子間の特性のばらつきも軽減される。
【００５７】
また、Ｐ+拡散層４中のゲルマニウムの濃度を、Ｎ+拡散層５中のゲルマニウムの濃度よりも高くすることには、さらに、別の利点がある。
【００５８】
例えば、ゲート電極中にＮ+拡散層５が形成されるＮチャネル絶縁ゲート型電界効果トランジスタ（以下便宜上ＮＭＯＳと略す）では、ゲート電極中のゲルマニウムの濃度が約３０mol.％であるとき、Ｎ+拡散層５中に含まれるＮ型不純物の活性化率が最大になる。
【００５９】
一方、ゲート電極中にＰ+拡散層４が形成されるＰチャネル絶縁ゲート型電界効果トランジスタ（以下便宜上ＰＭＯＳと略す）では、ゲート電極中のゲルマニウムの濃度が高いほど、Ｐ+拡散層４中に含まれるＰ型不純物の活性化率が高まる。
【００６０】
つまり、第１実施形態に係る半導体装置において、ＮＭＯＳが形成される領域にある半導体膜１のゲルマニウムの濃度を、Ｎ+拡散層５に含まれるＮ型不純物の活性化率が最大となる濃度に設定する。そして、ＰＭＯＳが形成される領域にある半導体膜１のゲルマニウムの濃度を、上記活性化率が最大となる濃度を超えるようにする。上記活性化率が最大となる濃度の一例は、上述の通り３０％である。
【００６１】
このようにすることにより、ゲート電極中に形成された拡散層に含まれるＮ型不純物の活性化率、及びＰ型不純物の活性化率の双方を高くすることができる。これら不純物の活性化率が高くなると、ゲート電極中に生じる空乏層が薄くなり、空乏層の厚みに、ゲート電極下に形成されたゲート絶縁膜の厚みを加算したゲート絶縁膜の“見かけ上の厚さ”を薄くすることができる。ゲート絶縁膜の“見かけ上の厚さ”が薄なると、例えば、絶縁ゲート型電界効果トランジスタにおいて、オン−オフ特性が向上する等の利点を得ることができ、素子特性の最適化に有効である。
【００６２】
図１Ｂはこの発明の第１実施形態の第１変形例に係る半導体装置を示す断面図、図１Ｃはこの発明の第１実施形態の第２変形例に係る半導体装置を示す断面図である。
【００６３】
上記第１実施形態では、境界領域６が混在領域７を含むとした。しかし、境界領域６には、混在領域７が含まれていなくても良い。
【００６４】
例えば、図１Ｂに示すように、境界領域６にはＰ+拡散層４とＮ+拡散層５とが接触する接触領域７’が含まれていても良い。
【００６５】
また、例えば図１Ｃに示すように、境界領域６にはＰ型不純物及びＮ型不純物を含まないアンドープ領域７’’が含まれていても良い。
【００６６】
（第２実施形態）
本第２実施形態は、上記第１実施形態をＣＭＯＳ型の半導体装置に適用した場合の一例に関する。
【００６７】
図１４Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図１４Ｂは図１４Ａ中の１４Ｂ−１４Ｂ線に沿う断面図、図１４Ｃは図１４Ａ中の１４Ｃ−１４Ｃ線に沿う断面図、図１４Ｄは図１４Ａ中の１４Ｄ−１４Ｄ線に沿う断面図である。
【００６８】
以下、第２実施形態に係る半導体装置を、一製造方法例に従って説明する。
【００６９】
図１５Ａ〜図１５Ｄ、…、図２８Ａ〜図２８Ｄは、それぞれ第１実施形態に係る半導体装置を一製造方法例に従って示す平面図又は断面図である。
【００７０】
まず、図１５Ａ〜図１５Ｄに示すように、基板１９に、第１のトランジスタが形成されるＰ型半導体領域２０、及び第２のトランジスタが形成されるＮ型半導体領域２１を形成する。本例では、基板１９は、半導体基板、例えばＰ型あるいはＮ型のシリコン基板である。また、Ｐ型半導体領域２０はＰ型ウェル、Ｎ型半導体領域２１はＮ型ウェルである。次いで、Ｐ型ウェル及びＮ型ウェルの表面領域内に素子分離領域２２を形成し、Ｐ型ウェル及びＮ型ウェルそれぞれに素子領域２３を区画する。素子分離領域２２の材料の一例は、二酸化シリコンである。
【００７１】
次に、図１６Ａ〜図１６Ｄに示すように、素子領域２３の表面を酸化し、ゲート絶縁膜２６を形成する。次いで、素子分離領域２２及びゲート絶縁膜２６上に、半導体膜１を形成する。本例の半導体膜１には、第１実施形態と同様にシリコンとゲルマニウムが含まれている。
【００７２】
次に、図１７Ａ〜図１７Ｄに示すように、半導体膜１上に、耐酸化性膜３０を形成する。耐酸化性膜３０の材料の一例は、第１実施形態と同様に窒化シリコンである。
【００７３】
次に、図１８Ａ〜図１８Ｄに示すように、耐酸化性膜３０をパターニングし、半導体膜１のうち、Ｐ+拡散層形成予定領域に対応する部分の表面を露出させる。このとき、耐酸化性膜３０の端部３１は、第１実施形態と同様にＮ+拡散層形成予定領域内に配置する。
【００７４】
次に、図１９Ａ〜図１９Ｄに示すように、耐酸化性膜３０をマスクに用いて、半導体膜１の表面を酸化し、シリコン酸化膜３２を形成する。これにより、第１実施形態と同様に半導体膜１には、Ｇｅが低濃度な領域２とＧｅが高濃度な領域３とが形成される。
【００７５】
次に、図２０Ａ〜図２０Ｄに示すように、耐酸化性膜３０及びシリコン酸化膜３２を、半導体膜１から除去する。
【００７６】
次に、図２１Ａ〜図２１Ｄに示すように、半導体膜１を、ゲート電極２７のパターンにパターニングする。次いで、ゲート電極２７、素子分離領域２２及び図示せぬレジストマスクをマスクに用いてＮ型半導体領域２１にエクステンション形成用のＰ型不純物を、またＰ型半導体領域２０にエクステンション形成用のＮ型不純物をそれぞれ注入する。
【００７７】
次に、図２２Ａ〜図２２Ｄに示すように、図２１Ａ〜図２１Ｄに示した構造上に絶縁物、例えば、二酸化シリコンを堆積し、絶縁膜を形成する。次いで、絶縁膜を異方性エッチングし、ゲート電極２７の側壁上に側壁絶縁膜２８を形成する。
【００７８】
次に、図２３Ａ〜図２３Ｄに示すように、ゲート電極２７のうち、Ｐ型半導体領域２０上方に位置する部分上、側壁絶縁膜２８上、Ｐ型半導体領域２０上及び素子分離領域２２上にレジストマスク３３を形成する。次いで、レジストマスク３３をマスクに用いてＰ型不純物イオン３４をゲート電極２７及びＮ型半導体領域２１に注入する。このとき、レジストマスク３３の端部３５は、第１実施形態と同様にＧｅ高濃度領域３内に配置する。
【００７９】
次に、図２４Ａ〜図２４Ｄに示すように、レジストマスク３３を除去した後、ゲート電極２７のうち、Ｎ型半導体領域２１上方に位置する部分上、側壁絶縁膜２８上、Ｎ型半導体領域２１上及び素子分離領域２２上にレジストマスク３６を形成する。次いで、レジストマスク３６をマスクに用いてＮ型不純物イオン３７をゲート電極２７及びＰ型半導体領域２０に注入する。このとき、レジストマスク３６の端部３８は、第１実施形態と同様にＧｅ高濃度領域３内に配置されるようにする。
【００８０】
次に、図２５Ａ〜図２５Ｄに示すように、例えば、熱処理し、Ｐ型半導体領域２０、Ｎ型半導体領域２１及びゲート電極２７内に注入されたＰ型不純物及びＮ型不純物を活性化させる。これにより、ゲート電極２７のうち、Ｇｅ高濃度領域３内にＰ+拡散層４及び混在領域７がそれぞれ形成され、Ｇｅ低濃度領域２にＮ+拡散層５が形成される。また、Ｐ型半導体領域２０内には、ＮＭＯＳのソース／ドレインとして機能するＮ+拡散層２４Ｎ、ＮＭＯＳのソースエクステンション／ドレインエクステンションとして機能するＮ-拡散層２５Ｎが形成される。また、Ｎ型半導体領域２１内には、ＰＭＯＳのソース／ドレインとして機能するＰ+拡散層２４Ｐ、ＰＭＯＳのソースエクステンション／ドレインエクステンションとして機能するＰ-拡散層２５Ｐが形成される。なお、図２５Ａ〜図２５Ｄにはゲート電極７の表面上、Ｎ+拡散層２４Ｎの表面上、及びＰ+拡散層２４Ｐの表面上に形成された自然酸化膜１０を示しておく。
【００８１】
次に、図２６Ａ〜図２６Ｄに示すように、例えば、フッ酸（例えば希フッ酸）、あるいはフッ酸を含むエッチャントを用いたウェットエッチングを用いて、自然酸化膜１０をエッチングする。この工程は、シリサイド形成用のメタル膜を形成するための前処理である。このとき、同図に示すように、混在領域７はＧｅ高濃度領域３内に形成されているので、第１実施形態と同様に混在領域７の表面上に形成された自然酸化膜１０は除去し易い。また、Ｐ+拡散層４についても、Ｇｅ高濃度領域３内に形成されているので、第１実施形態と同様にＰ+拡散層４の表面上に形成された自然酸化膜１０も除去し易い。さらに、自然酸化膜１０が除去し易いことから、図３５〜図３９を参照して説明したプロセスのように、自然酸化膜１０のエッチング量を多くせずに済む。従って、図３５〜図３９を参照して説明したプロセスに比べ、素子分離領域２２や側壁絶縁膜２８の膜厚の減少を抑制することが可能である。
【００８２】
次に、図２７Ａ〜図２７Ｄに示すように、自然酸化膜１０が除去されたゲート電極２７上、側壁絶縁膜２８上、自然酸化膜１０が除去されたＰ型半導体領域２０上、自然酸化膜が除去されたＮ型半導体領域２１上、及び素子分離領域２２上に、メタル膜１１を形成する。
【００８３】
次に、図２８Ａ〜図２８Ｄに示すように、例えば、熱処理し、ゲート電極２７とメタル膜１１、Ｐ型半導体領域２０とメタル膜１１、Ｎ型半導体領域２１とメタル膜１１をそれぞれ反応させ、シリサイド膜９を形成する。このとき、本実施形態では、自然酸化膜１０が混在領域７の表面上やＰ+拡散層４の表面上から除去されるので、特にゲート電極２７上に形成されたシリサイド膜９は、Ｎ+拡散層５上、混在領域７上、及びＰ+拡散層４上それぞれにかけて連続して形成される。また、シリサイド膜９は、Ｐ+拡散層４上においても分断されない。
【００８４】
次に、図１４Ａ〜図１４Ｄに示すように、メタル膜１１のうち未反応部分を除去する。これにより、表面がシリサイド化されたゲート電極２７、表面がシリサイド化されたＮ+拡散層２４Ｎ、及び表面がシリサイド化されたＰ+拡散層２４Ｐを持つＣＭＯＳ型の半導体装置が得られる。
【００８５】
上記第２実施形態に係る半導体装置においても、Ｐ+拡散層４とＮ+拡散層５との境界領域６がＧｅ高濃度領域３に存在する。また、Ｐ+拡散層４がＧｅ高濃度領域３内に存在する。よって、第１実施形態と同様な効果を得ることができる。
【００８６】
（第３実施形態）
本第３実施形態は、第２実施形態と同様に上記第１実施形態をＣＭＯＳ型の半導体装置に適用した場合の一例に関する。
【００８７】
図２９Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図２９Ｂは図２９Ａ中の２９Ｂ−２９Ｂ線に沿う断面図、図２９Ｃは図２９Ａ中の２９Ｃ−２９Ｃ線に沿う断面図、図２９Ｄは図２９Ａ中の２９Ｄ−２９Ｄ線に沿う断面図である。
【００８８】
図２９Ａ〜図２９Ｄに示すように、第３実施形態が第２実施形態と異なるところは、基板１９に、シリコン及びゲルマニウムを含むＳｉＧｅ基板を用いたこと、このＳｉＧｅ基板にゲルマニウムが低濃度に含有されたＧｅ低濃度領域２’と、ゲルマニウムが高濃度に含有されたＧｅ高濃度領域３’とを設けたこと、Ｐ+拡散層２４Ｐが形成されるＮ型半導体領域２１をＧｅ高濃度領域３’内に設け、Ｎ+拡散層２４Ｎが形成されるＰ型半導体領域２０をＧｅ高濃度領域２’内に設けたことにある。これにより、ＰＭＯＳはＧｅ高濃度領域３’内に形成され、ＮＭＯＳはＧｅ低濃度領域２’内に形成される。
【００８９】
Ｐ+拡散層の表面上に形成される自然酸化膜は、Ｐ+拡散層の表面上に形成される自然酸化膜よりも除去し難いことは、上述した通りである。
【００９０】
従って、第３実施形態であると、Ｐ+拡散層２４Ｐが形成されるＮ型半導体領域２１をＧｅ高濃度領域３’内に設けることで、Ｐ+拡散層２４Ｐの表面上に形成される自然酸化膜を除去し易くでき、Ｐ+拡散層２４Ｐ上にシリサイド膜９を形成し易くなる、という利点を得ることができる。
【００９１】
このように、上記第１、第２実施形態において説明した手法は、ゲート電極のみに限らず、半導体活性層、例えば、ソース／ドレインとして機能する拡散層にも適用することが可能である。
【００９２】
（第４実施形態）
図３０Ａはこの発明の第４実施形態に係る半導体装置を示す平面図、図３０Ｂは図３０Ａ中の３０Ｂ−３０Ｂ線に沿う断面図である。
【００９３】
上記第３実施形態では、上記第１、第２実施形態において説明した手法を半導体活性層、例えば、ソース／ドレインとして機能する拡散層にも適用可能であることを説明した。
【００９４】
図３０Ａ、図３０Ｂに示すように、第４実施形態は、Ｐ型半導体領域２０内に形成されたＰ+拡散層２９Ｐを有している。Ｐ+拡散層２９Ｐは、トランジスタのバックゲートとして機能するＰ型半導体領域２０に対して、トランジスタのソース電位と同じ電位を与えるためのコンタクトとして機能する。
【００９５】
本実施形態の基板１９は、シリコン及びゲルマニウムを含むＳｉＧｅ基板である。このＳｉＧｅ基板には、第３実施形態と同様にゲルマニウムが低濃度に含有されたＧｅ低濃度領域２’と、ゲルマニウムが高濃度に含有されたＧｅ高濃度領域３’とが設けられている。Ｐ+拡散層２９ＰはＧｅ高濃度領域３’内に設けられている。また、Ｐ+拡散層２９Ｐは、Ｎ+拡散層２４Ｎに混在領域７’を介して接触されている。混在領域７’は、Ｇｅ高濃度領域３’内に設けられている。Ｎ+拡散層２４Ｎ上、混在領域７’上、及びＰ+拡散層２９Ｐ上には連続してシリサイド膜９が形成されている。また、シリサイド膜９は、Ｐ+拡散層４上においても分断されていない。
【００９６】
（Ｇｅ高濃度領域の形成方法の変形例）
次に、Ｇｅ高濃度領域の形成方法の変形例について説明する。
【００９７】
上記第１，第２実施形態では、Ｇｅ高濃度領域３を形成するために、半導体膜１の選ばれた部分を酸化し、Ｇｅが酸化膜中に取り込まれ難い現象を利用して、Ｇｅ高濃度領域３を形成した。しかし、Ｇｅ高濃度領域３は、これ以外の形成方法を用いて形成することができる。
【００９８】
（第１変形例）
図３１Ａ、図３１Ｂ及び図３１ＣはそれぞれＧｅ高濃度領域の形成方法の第１変形例を示す断面図である。
【００９９】
まず、図３１Ａに示すように、シリコンを含有する半導体膜１上に、図３１Ｂに示すように、レジストマスク４０を形成する。次いで、レジストマスク４０をマスクに用いてゲルマニウムイオン４１を半導体膜１内に注入する。
【０１００】
次に、図３１Ｃに示すように、例えば、半導体膜１の、ゲルマニウムが注入された部分上に、レジストマスク４２を形成する。そして、レジストマスク４０をマスクに用いてゲルマニウムイオン４１を、図３１Ｂに示す工程に比べてドーズ量を下げて注入する。
【０１０１】
このように、ゲルマニウムイオンを、例えばドーズ量を変えて半導体膜１内に注入することで、半導体膜１に、Ｇｅ低濃度領域２とＧｅ高濃度領域３とを形成することができる。
【０１０２】
（第２変形例）
図３２Ａ及び図３２ＢはそれぞれＧｅ高濃度領域の形成方法の第２変形例を示す断面図である。
【０１０３】
まず、図３２Ａに示すように、シリコン及びゲルマニウムを含有する半導体膜１上に、図３２Ｂに示すように、レジストマスク４０を形成する。次いで、レジストマスク４０をマスクに用いてゲルマニウムイオン４１を半導体膜１内に注入する。
【０１０４】
このように、ゲルマニウムイオンを、例えばドーズ量を変えて半導体膜１内に注入することで、半導体膜１内に追加注入することでも、半導体膜１に、Ｇｅ低濃度領域２とＧｅ高濃度領域３とを形成することができる。
【０１０５】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、第１〜第４実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１０６】
例えば第１〜第４実施形態では、絶縁ゲート型電界効果トランジスタを例示したが、この発明は絶縁ゲート型電界効果トランジスタに限って適用されるものではない。シリサイド膜を有する半導体装置であれば、絶縁ゲート型電界効果トランジスタ以外の能動素子、例えば、バイポーラトランジスタ等にも適用することができる。さらには、能動素子に限らず、シリサイド膜を有していれば、受動素子、例えばキャパシタ、ダイオード等にも適用することができる。
【０１０７】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１０８】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１０９】
【発明の効果】
以上説明したように、この発明によれば、シリサイド膜を形成し易い半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体装置を示す断面図、図１Ｂはこの発明の第１実施形態の第１変形例に係る半導体装置を示す断面図、図１Ｃはこの発明の第１実施形態の第２変形例に係る半導体装置を示す断面図
【図２】図２はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図３】図３はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図４】図４はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図５】図５はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図６】図６はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図７】図７はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図８】図８はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図９】図９はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図１０】図１０はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図１１】図１１はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図１２】図１２はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図１３】図１３はこの発明の第１実施形態に係る半導体装置の一製造工程を示す断面図
【図１４】図１４Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図１４Ｂは図１４Ａ中の１４Ｂ−１４Ｂ線に沿う断面図、図１４Ｃは図１４Ａ中の１４Ｃ−１４Ｃ線に沿う断面図、図１４Ｄは図１４Ａ中の１４Ｄ−１４Ｄ線に沿う断面図
【図１５】図１５Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図１５Ｂは図１５Ａ中の１５Ｂ−１５Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中の１５Ｃ−１５Ｃ線に沿う断面図、図１５Ｄは図１５Ａ中の１５Ｄ−１５Ｄ線に沿う断面図
【図１６】図１６Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図１６Ｂは図１６Ａ中の１６Ｂ−１６Ｂ線に沿う断面図、図１６Ｃは図１６Ａ中の１６Ｃ−１６Ｃ線に沿う断面図、図１６Ｄは図１６Ａ中の１６Ｄ−１６Ｄ線に沿う断面図
【図１７】図１７Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図１７Ｂは図１７Ａ中の１７Ｂ−１７Ｂ線に沿う断面図、図１７Ｃは図１７Ａ中の１７Ｃ−１７Ｃ線に沿う断面図、図１７Ｄは図１７Ａ中の１７Ｄ−１７Ｄ線に沿う断面図
【図１８】図１８Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図１８Ｂは図１８Ａ中の１８Ｂ−１８Ｂ線に沿う断面図、図１８Ｃは図１８Ａ中の１８Ｃ−１８Ｃ線に沿う断面図、図１８Ｄは図１８Ａ中の１８Ｄ−１８Ｄ線に沿う断面図
【図１９】図１９Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図１９Ｂは図１９Ａ中の１９Ｂ−１９Ｂ線に沿う断面図、図１９Ｃは図１９Ａ中の１９Ｃ−１９Ｃ線に沿う断面図、図１９Ｄは図１９Ａ中の１９Ｄ−１９Ｄ線に沿う断面図
【図２０】図２０Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２０Ｂは図２０Ａ中の２０Ｂ−２０Ｂ線に沿う断面図、図２０Ｃは図２０Ａ中の２０Ｃ−２０Ｃ線に沿う断面図、図２０Ｄは図２０Ａ中の２０Ｄ−２０Ｄ線に沿う断面図
【図２１】図２１Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２１Ｂは図２１Ａ中の２１Ｂ−２１Ｂ線に沿う断面図、図２１Ｃは図２１Ａ中の２１Ｃ−２１Ｃ線に沿う断面図、図２１Ｄは図２１Ａ中の２１Ｄ−２１Ｄ線に沿う断面図
【図２２】図２２Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２２Ｂは図２２Ａ中の２２Ｂ−２２Ｂ線に沿う断面図、図２２Ｃは図２２Ａ中の２２Ｃ−２２Ｃ線に沿う断面図、図２２Ｄは図２２Ａ中の２２Ｄ−２２Ｄ線に沿う断面図
【図２３】図２３Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２３Ｂは図２３Ａ中の２３Ｂ−２３Ｂ線に沿う断面図、図２３Ｃは図２３Ａ中の２３Ｃ−２３Ｃ線に沿う断面図、図２３Ｄは図２３Ａ中の２３Ｄ−２３Ｄ線に沿う断面図
【図２４】図２４Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２４Ｂは図２４Ａ中の２４Ｂ−２４Ｂ線に沿う断面図、図２４Ｃは図２４Ａ中の２４Ｃ−２４Ｃ線に沿う断面図、図２４Ｄは図２４Ａ中の２４Ｄ−２４Ｄ線に沿う断面図
【図２５】図２５Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２５Ｂは図２５Ａ中の２５Ｂ−２５Ｂ線に沿う断面図、図２５Ｃは図２５Ａ中の２５Ｃ−２５Ｃ線に沿う断面図、図２５Ｄは図２５Ａ中の２５Ｄ−２５Ｄ線に沿う断面図
【図２６】図２６Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２６Ｂは図２６Ａ中の２６Ｂ−２６Ｂ線に沿う断面図、図２６Ｃは図２６Ａ中の２６Ｃ−２６Ｃ線に沿う断面図、図２６Ｄは図２６Ａ中の２６Ｄ−２６Ｄ線に沿う断面図
【図２７】図２７Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２７Ｂは図２７Ａ中の２７Ｂ−２７Ｂ線に沿う断面図、図２７Ｃは図２７Ａ中の２７Ｃ−２７Ｃ線に沿う断面図、図２７Ｄは図２７Ａ中の２７Ｄ−２７Ｄ線に沿う断面図
【図２８】図２８Ａはこの発明の第２実施形態に係る半導体装置の一製造工程を示す平面図、図２８Ｂは図２８Ａ中の２８Ｂ−２８Ｂ線に沿う断面図、図２８Ｃは図２８Ａ中の２８Ｃ−２８Ｃ線に沿う断面図、図２８Ｄは図２８Ａ中の２８Ｄ−２８Ｄ線に沿う断面図
【図２９】図２９Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図２９Ｂは図２９Ａ中の２９Ｂ−２９Ｂ線に沿う断面図、図２９Ｃは図２９Ａ中の２９Ｃ−２９Ｃ線に沿う断面図、図２９Ｄは図２９Ａ中の２９Ｄ−２９Ｄ線に沿う断面図
【図３０】図３０Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図３０Ｂは図３０Ａ中の３０Ｂ−３０Ｂ線に沿う断面図
【図３１】図３１Ａ、図３１Ｂ及び図３１ＣはそれぞれＧｅ高濃度領域の形成方法の第１変形例を示す断面図
【図３２】図３２Ａ及び図３２ＢはそれぞれＧｅ高濃度領域の形成方法の第２変形例を示す断面図
【図３３】図３３Ａ、図３３Ｂ、図３３Ｃ、図３３Ｄ及び図３３Ｅは、従来の半導体装置を製造工程順に示す断面図
【図３４】図３４Ａ、図３４Ｂ、図３４Ｃ、図３４Ｄ及び図３４Ｅは、従来の半導体装置を製造工程順に示す断面図
【図３５】図３５は従来の半導体装置の一製造工程を示す断面図
【図３６】図３６は従来の半導体装置の一製造工程を示す断面図
【図３７】図３７は従来の半導体装置の一製造工程を示す断面図
【図３８】図３８は従来の半導体装置の一製造工程を示す断面図
【図３９】図３９は従来の半導体装置の一製造工程を示す断面図
【符号の説明】
１…半導体領域
２…Ｇｅ低濃度領域
３…Ｇｅ高濃度領域
４…Ｐ+拡散層
５…Ｎ+拡散層
６…境界領域
７…混在領域
７’…接触領域
７’’…アンドープ領域
８…Ｇｅ低濃度領域とＧｅ高濃度領域との境界
９…シリサイド膜
１０…自然酸化膜
１１…メタル膜
１９…基板
２０…Ｐ型半導体領域
２１…Ｎ型半導体領域
２２…素子分離領域
２３…素子領域
２４Ｎ…Ｎ+拡散層（ソース／ドレイン）
２４Ｐ…Ｐ+拡散層（ソース／ドレイン）
２５Ｎ…Ｎ-拡散層（ソースエクステンション／ドレインエクステンション）
２５Ｐ…Ｐ-拡散層（ソースエクステンション／ドレインエクステンション）
２６…ゲート絶縁膜
２７…ゲート電極
２８…側壁絶縁膜
２９Ｐ…Ｐ+拡散層（コンタクト）
３０…耐酸化性膜
３１…耐酸化性膜の端部
３２…酸化膜
３３…レジストマスク
３４…Ｐ型不純物
３５…レジストマスクの端部
３６…レジストマスク
３７…Ｎ型不純物
３８…レジストマスクの端部
４０…レジストマスク
４１…ゲルマニウムイオン
４２…レジストマスク

Claims (19)

  1. ゲルマニウムが低濃度に含有されたゲルマニウム低濃度領域とゲルマニウムが高濃度に含有されたゲルマニウム高濃度領域とを有する、シリコン及びゲルマニウムを含む半導体領域と、
    前記半導体領域内に形成されたＰ型拡散層と、
    前記半導体領域内に形成され、前記Ｐ型拡散層との境界領域を、前記ゲルマニウムが高濃度な領域に存在させたＮ型拡散層と、
    前記Ｎ型拡散層上から前記境界領域上及び前記Ｐ型拡散層上にかけて形成されたシリサイド膜と
    を具備することを特徴とする半導体装置。
  2. 前記Ｐ型拡散層は前記ゲルマニウム高濃度領域内に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲルマニウム低濃度領域と前記ゲルマニウム高濃度領域との境界は、前記Ｎ型拡散層内にあることを特徴とする請求項１に記載の半導体装置。
  4. 前記境界領域は、Ｎ型不純物とＰ型不純物とを含む混在領域を含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記境界領域は、前記Ｎ型拡散層と前記Ｐ型拡散層とが接触する接触領域を含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記境界領域は、Ｎ型不純物及びＰ型不純物の双方を含まないアンドープ領域を含むことを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体領域のうち、前記ゲルマニウム高濃度領域が存在する部分の厚さは、前記ゲルマニウム低濃度領域が存在する部分の厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
  8. 前記ゲルマニウム低濃度領域のゲルマニウムの濃度は、Ｎ型拡散層に含まれるＮ型不純物の活性化率が最大となる濃度に設定され、
    前記ゲルマニウム高濃度領域のゲルマニウムの濃度は、前記活性化率が最大となる濃度を超えることを特徴とする請求項１に記載の半導体装置。
  9. 前記ゲルマニウム高濃度領域のゲルマニウムの濃度は、３０mol.％を超えることを特徴とする請求項１に記載の半導体装置。
  10. 前記半導体領域は、Ｐチャネル型絶縁ゲート電界効果トランジスタ及びＮチャネル型絶縁ゲート電界効果トランジスタのゲート電極であることを特徴とする請求項１に記載の半導体装置。
  11. 前記Ｐ型拡散層は、前記Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極であり、
    前記Ｎ型拡散層は、前記Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体領域は素子領域であることを特徴とする請求項１に記載の半導体装置。
  13. 前記Ｎ型拡散層及び前記Ｐ型拡散層の一方は、前記絶縁ゲート型電界効果トランジスタのソース／ドレイン領域であり、
    前記Ｎ型拡散層及び前記Ｐ型拡散層の他方は、前記絶縁ゲート型電界効果トランジスタのバックゲート領域と電気的に接続されるコンタクト領域であることを特徴とする請求項１２に記載の半導体装置。
  14. 少なくともシリコンを含む半導体領域内に、ゲルマニウムを低濃度に含有したゲルマニウム低濃度領域とゲルマニウムを高濃度に含有したゲルマニウム高濃度領域とを形成する工程と、
    前記半導体領域内に、Ｐ型拡散層及びＮ型拡散層を、これら拡散層の境界領域を、前記ゲルマニウム高濃度領域に存在させて形成する工程と、
    前記Ｎ型拡散層上から前記境界領域上及び前記Ｐ型拡散層上にかけて、シリサイド膜を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  15. 前記半導体領域がゲルマニウムを含む場合、
    前記ゲルマニウム低濃度領域、及び前記ゲルマニウム高濃度領域は、前記半導体領域の選ばれた部分を酸化して形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記選ばれた部分には前記ゲルマニウム高濃度領域が形成され、前記選ばれた部分以外の部分には前記ゲルマニウム低濃度領域が形成されることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記Ｐ型拡散層は、前記ゲルマニウム高濃度領域内に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 前記シリサイド膜を形成する前に、前記半導体領域の表面から自然酸化膜を除去することを特徴とする請求項１４に記載の半導体装置の製造方法。
  19. 前記自然酸化膜の除去に、フッ酸を含むエッチャントを用いることを特徴とする請求項１８に記載の半導体装置の製造方法。
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